[发明专利]一种检测最终时钟输出的延迟锁相环和占空比矫正电路

说明书

一种检测最终时钟输出的延迟锁相环和占空比矫正电路，包括DLL电路、DCC电路、时钟传输电路和占空比检测电路；DLL电路的输入端连接输入时钟，输出端连接DCC电路的时钟输入端；DCC电路的时钟输出端连接时钟传输电路的输入端，占空比检测电路的输入端连接时钟传输电路的输出端，占空比检测电路的输出端连接DCC电路的控制端。本发明中，由于DCC电路受占空比检测电路的控制，而占空比检测电路检测的是系统最终的输出时钟，所以可以保证系统最终输出时钟的占空比为50％。

技术领域

本发明涉及一种延迟锁相环和占空比矫正电路。

背景技术

延迟锁相环(DLL)和占空比矫正(DCC)电路广泛用于微处理器、存储器接口、芯片之间的接口和大規模集成电路的时钟分布网络。DLL用于时钟同步来解决时钟的偏斜问题，使得芯片内部或芯片之间的时钟延迟有足够的余量，从而提高系统的时序功能。DCC用于调整时钟的占空比(通常为50％)，使时钟的上升沿和下降沿都可用于采样数据，从而提高信号的传输速率。DLL电路和DCC电路经常会在各种应用系统中配合使用，例如包含双倍数据率同步动态随机存取存储器(DDR SDRAM)的半导体存储器件。

请参阅图1所示，传统的DLL和DCC电路：

传统的DLL和DCC电路通常存在于系统的时钟路径，对系统输入时钟进行同步和占空比矫正，再通过时钟传输电路输出系统的最终输出时钟。

传统DLL和DCC电路工作原理：输入时钟首先经过DLL电路进行时钟同步，然后通过DCC电路完成占空比矫正，输出50％占空比的同步时钟，再通过时钟传输电路输出系统的最终输出时钟。

传统DLL和DCC电路缺点：在此结构中，输入时钟首先经过了DLL和DCC电路，得到占空比50％的同步时钟。但当DCC输出时钟传入至时钟传输电路时，由于受到工艺温度等客观因素的影响，时钟的传输会产生占空比失真，故整个系统的最终输出时钟不再能保证为精确的50％占空比。

针对此问题的传统DLL和DCC电路解决方案及缺陷:针对最终输出时钟不能保证精确50％占空比的问题，传统的解决方案如图2所示。此方案将DCC电路和时钟传输电路换位，由于输入时钟首先经过DLL电路和时钟传输电路，最后经过DCC电路进行占空比矫正，故可以保证系统最终输出时钟为50％占空比。但此结构由于在时钟占空比矫正前延长了输入时钟的传输路径，故增加了输入时钟在传输中丢失的可能性，且这种丢失的可能性随着现阶段系统时钟频率的增大越来越突出。

传统DCC电路工作原理介绍：请参阅图3所示，DCC电路由两个相同的延迟链(DCC延迟链1和DCC延迟链2)、鉴相器、控制器和上升沿触发电路组成。

DCC输入时钟000通过两个相同的延迟链得到时钟360。DCC输入时钟000和时钟360输入到鉴相器，受鉴相器输出和控制器的控制，DCC延迟链1和DCC延迟链2会自动调整延时时间，最终稳定到时钟360上升沿和输入时钟000的下个周期上升沿对齐。达到稳态之后，由于输入时钟000的上升沿和时钟360的上升沿相差一个周期(tclk)，故可知DCC延迟链1的输出时钟(时钟180)的上升沿必然和输入时钟000的上升沿相差半个周期。这样，DCC输入时钟000和时钟180经过上升沿触发电路后，便可得到一个占空比50％的输出时钟信号。

传统的DLL和DCC电路由于结构和后续时钟传输电路的影响，其通常存在不能保证最终输出时钟占空比精确到50％的缺陷。

发明内容

本发明的目的在于提供一种检测最终时钟输出的延迟锁相环和占空比矫正电路，以解决上述技术问题。

为了实现上述目的，本发明采用如下技术方案：

一种检测最终时钟输出的延迟锁相环和占空比矫正电路，包括DLL电路、DCC电路、时钟传输电路和占空比检测电路；