[发明专利]三维存储器件的擦除方法

说明书

一种三维存储器件擦除方法，包括：步骤1、接收擦除命令；步骤2、判定存储块是否被选中，是则执行步骤3，否则执行步骤4；步骤3、执行奇偶字线交替擦除，随后执行步骤5；步骤4、浮置未选中存储块的所有字线，随后结束；步骤5、验证存储块是否擦除成功，是则结束，否则执行步骤3。依照本发明的三维半导体存储器件擦除方法，使得奇数字线和偶数字线交替选通/浮置，横向电场抑制擦除空穴的移动，使得存储层中电子能够被完全擦除而没有空穴残留，避免了器件失效。

技术领域

本发明涉及一种半导体器件操作方法，特别是涉及一种三维半导体存储器件的擦除方法。

背景技术

为了改善存储器件的密度，业界已经广泛致力于研发减小二维布置的存储器单元的尺寸的方法。随着二维(2D)存储器件的存储器单元尺寸持续缩减，信号冲突和干扰会显著增大，以至于难以执行多电平单元(MLC)操作。为了克服2D存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成密度。

如图1所示，具体的，可以首先在衬底111上沉积多层叠层结构(例如氧化物和氮化物交替的多个ONO结构)；通过各向异性的刻蚀工艺对衬底上多层叠层结构刻蚀而形成沿着存储器单元字线(WL)延伸方向分布、垂直于衬底表面的多个沟道通孔(可直达衬底表面或者具有一定过刻蚀)；选择性刻蚀沟道通孔侧壁的叠层结构以形成多个凹陷，例如部分地刻蚀去除ONO结构中的氮化物的一部分而在上下两层氧化物中形成凹陷，随后在凹陷中依次形成阻挡层、存储层、隧穿层构成的绝缘层堆叠；在沟道通孔中沉积多晶硅等材料沟道层114并填充绝缘隔离层115形成柱状沟道113；沿着字线(WL)方向刻蚀多层叠层结构形成直达衬底的沟槽，露出包围在柱状沟道周围的多层叠层；湿法去除叠层中的某一类型材料(例如完全去除ONO结构中的氧化物，仅保留氮化物)，在柱状沟道周围留下横向分布的突起结构；在沟槽中突起结构的侧壁沉积栅极介质层(例如高k介质材料)以及栅极导电层(例如Ti、W、Cu、Mo等)形成栅极堆叠211/221/231/……291，例如包括底部选择栅极线211、虚设栅极线221、字线231～281、顶部选择栅极线291；垂直各向异性刻蚀去除突起侧平面之外的栅极堆叠，直至露出突起侧面的栅极介质层；刻蚀叠层结构形成源漏接触并完成后端制造工艺。此时，叠层结构在柱状沟道侧壁留下的一部分突起形成了栅电极之间的隔离层，而留下的栅极堆叠夹设在多个隔离层之间作为控制电极。当向栅极施加电压时，栅极的边缘电场会使得例如多晶硅材料的柱状沟道侧壁上感应形成源漏区，由此构成多个串并联的MOSFET构成的门阵列而记录所存储的逻辑状态。通过控制栅极的电压，使得存储层中电荷分布发生变化，从而对应于逻辑状态的改变。

工作期间，图1中的多个字线(块，block)划分为包含至少两个子块(sub--block)，每个子块(sub--block)包含至少3个字线(wl)，其中，第一子块(sub--block，包括MC1、MC2、MC3)为未选中，第二子块(sub--block，包括MC4、MC5、MC6)为选中状态。具体的操作步骤方法如图2的流程图以及图3的时序所示：首先接收擦除指令；判断块是否被选中；如果否则将未选中的子块(sub--block)栅极为浮空(float)状态并结束，如果是则对选中的子块(sub--block)栅极施加电压Vss，如此使得选中的子块(sub--block)存储层中存储的电荷被擦去；接着进行验证，如果判断已经擦除成功则结束，否则返回重新向选中的子块(sub--block)栅极施加电压Vss直至擦除成功。此后，可以接着判断在下一轮操作期间本轮未被选中的块是否被选中，如果是则继续进行相同的施加VSS并验证的步骤，否则继续浮置等待。