[发明专利]一种具有极低泄露电流的带隙基准启动电路

说明书

技术领域

本发明涉及一种具有极低泄露电流的带隙基准启动电路，属于集成电路技术。

背景技术

在模拟电路和混合信号电路中，带隙基准电路是其中一个很重要的单元，其基本的功能是提供一个几乎与芯片输入电压以及温度无关的基准电压，以供其他功能模块使用。随着集成电路的发展和SOC系统的复杂化，对带隙基准的功耗、失调电压及启动速度的要求越来越高。带隙基准电路中与电源无关的偏置电路有一个很重要的问题是“简并”偏置点的存在，即带隙基准中存在两个平衡工作点，其中一个是零点，并且可以无限期的保持关断状态，另一个是正常工作点。由于电路可以稳定在两种工作状态中的任意一种，所以需要通过增加一种电路，使得电源上电后能驱使电路摆脱简并工作状态并正常工作，这种电路就是所需要的启动电路。由此可见启动电路的性能好坏能够直接影响带隙基准的性能。

在大部分的启动电路中，如附图1，多用PMOS器件作为启动的开关，且用电阻作为负载的电流镜，PMOS的漏电压为三极管基极发射极电压，源电压为电源，PMOS管在某些极端的工艺角下(如快角高温)泄漏电流I3大，该泄漏电流会分流出部分三极管电流，从而两个三极管的电流I1和I2不能完全匹配，当带隙基准本身功耗很低时，比如I1和I2本身只有数十微安，而I3的电流达到数十纳安时，电流的失配会导致输出基准电压失调，且用电阻作负载的话，形成版图会增大版图面积。

发明内容

发明目的：为了克服现有技术中存在的不足，本发明提供一种具有极低泄漏电流的带隙基准启动电路，用NMOS管作为导通的开关，用高长宽比PMOS管代替电阻，减少了各个工艺角下泄漏电流，从而减小输出失调电压并提升带隙基准的性能。

技术方案：为实现上述目的，本发明采用的技术方案为：

带隙基准核心电路正常工作后，带隙基准启动电路应关断，但由于带隙基准启动电路不完全关断会对带隙基准核心电路注入电流，导致带隙基准核心电路的电流失配，最终输出基准电压失调，在低功耗(如数十微安)带隙基准核心电路中，带隙基准启动电路的泄漏电流在某些工艺角下可能达到数十纳安，使得失调电压变得更加明显。这对这种情况，本发明提出一种具有极低泄露电流的带隙基准启动电路，包括高长宽比PMOS管、电流镜和NMOS开关，将高长宽比PMOS管作为电阻使用，NMOS开关与带隙基准核心电路的输入端相连，电流镜与带隙基准核心电路的输出端相连；所述高长宽比PMOS管为长宽比大于等于10:1的PMOS管。

本发明采用NMOS开关，开启速度比PMOS开关快；带隙基准核心电路正常工作后，NMOS开关关断，NMOS开关的栅源电压为负电压，从而关断效果更明显，在任何工艺角和温度下泄漏电流都在皮安级别以下，对带隙基准核心电路的电流失配影响可以忽略，带隙基准启动电路中的其它支路仍处于导通状态，但此时带隙基准启动电路静态电流很小；用高长宽比PMOS管代替常规无源电阻，节省芯片面积。

具体的，所述高长宽比PMOS管包括第三PMOS管PM3，第三PMOS管PM3的栅极接地，源极接电源电压VDD，漏极接第二NMOS管NM2的漏极；

所述电流镜包括第二NMOS管NM2、第三NMOS管NM3、和第四PMOS管PM4；第二NMOS管NM2的栅极接第三NMOS管NM3的栅极，源极接地，漏极接第三PMOS管PM3的漏极；第三NMOS管NM3的栅极接第三NMOS管NM3的漏极，源极接地，漏极接第四PMOS管PM4的漏极；第四PMOS管PM4的栅极接带隙基准核心电路的输出端，源极接电源电压VDD，漏极接第三NMOS管NM3的漏极；

所述NMOS开关包括第一NMOS管NM1，第一NMOS管NM1的栅极接第三PMOS管PM3的漏极，源极接带隙基准核心电路的输入端，漏极接电源电压VDD。