[发明专利]可调节缓冲电路

说明书

一种共模逻辑缓冲装置，其包括被配置为提供源电流的电流源(112)。输入级包括第一MOS晶体管对(110)，其被配置成：从源电流并基于输入差分电压，产生两个输出路径之间的差分电流。输出级包括第二MOS晶体管对(106)，其被配置成：基于为两个输出路径中的每一个提供的有效阻抗，产生输出差分电压。调整电路(104、108)被配置成：响应于控制信号，调整第二MOS晶体管对(106)的有效阻抗。

技术领域

本公开大致涉及具有可调频率响应的缓冲电路，更具体地，涉及具有可调输出传递函数的共模逻辑缓冲器。

背景技术

缓冲电路或放大器电路，提供从一个电路到另一个电路的电阻抗变换。缓冲电路可以被配置为具有期望的输入输出比(增益)和特定带宽。增益可以是单位增益或者大于或小于单位增益。增益也可以是负数或正数。可以根据频率范围来确定带宽，缓冲电路的增益在该频率范围上会在特定的范围之内。除非另有说明，带宽对应于增益中的3分贝(db)范围。

一种特殊类型的缓冲电路是共模逻辑(CML)缓冲器，其可用于与在无线通信系统、串行数据协议和其它高速信号解决方案中使用的高速信号相连接。用于CML缓冲电路的特定应用包括但不限于可编程逻辑器件(PLD)。

可编程逻辑器件(PLD)是一种公知的可编程集成电路(IC)，其可以被编程以执行特定的逻辑功能。一种PLD，即现场可编程门阵列(FPGA)，通常包括可编程单元(tile)的阵列。这些可编程单元包括各种类型的逻辑块，其可以包括例如输入/输出块(IOB)、可配置逻辑块(CLB)、专用随机存取存储块(BRAM)、乘法器、数字信号处理块(DSP)处理器、时钟管理器、延迟锁定环(DLL)、总线或网络接口，如周边组件互连高速(PCIe)和以太网等。

每个可编程单元通常包括可编程互连结构和可编程逻辑结构。可编程互连结构通常包括通过可编程互连点(PIP)互连的大量不同长度的互连线。可编程逻辑结构可使用包括例如函数发生器、寄存器、算术逻辑等的可编程元件来实现用户设计的逻辑。

可编程互连结构和可编程逻辑结构通常通过将配置数据流加载到内部配置存储器单元来编程，其中内部配置存储器单元用于定义如何配置可编程元件。可以从存储器(例如，从外部PROM)读取配置数据，或通过外部设备将配置数据写入FPGA。各个存储单元的状态总和随后决定了FPGA的功能。

发明内容

实施方式涉及一种共模逻辑缓冲装置，其包括：包括第一输入和第二输入的差分输入信号对。差分输出信号对，其包括第一输出和第二输出。电流源提供电流，并且存在参考电压。第一金属氧化物半导体(MOS)晶体管对包括：第一MOS晶体管，其具有连接到第一输入的栅极并且串联连接在电流源和第一输出之间，第二MOS晶体管，其具有连接第二输入的栅极并且串联在电流源和第二输出之间。第二MOS晶体管对包括串联在参考电压和第一输出之间的第三MOS晶体管和串联连接在参考电压和第二输出之间的第四MOS晶体管。第一调整电路被配置为响应于控制信号调整第一输出和第三MOS晶体管的栅极之间的第一电阻值。第二调整电路，被配置为响应于控制信号调整第二输出和第四MOS晶体管的栅极之间的第二电阻值。

可选地，第一调整电路和第二调整电路每一个均包括各自的一组电阻器和至少一个各自的旁路开关，所述至少一个旁路开关与所述一组电阻器中的一个电阻器并联。

可选地，共模逻辑缓冲装置具有根据所述第一电阻值和所述第二电阻值而变化的输入输出传递函数。

可选地，输入输出传递函数的变化对应于所述输入输出传递函数的极点的变化。

可选地，第二MOS晶体管对的晶体管均被配置成作为有源电感器。

可选地，该缓冲装置被配置成操作作为具有电感峰值的CML缓冲电路。

可选地，第一调整电路还被配置成：响应于所述控制信号，调整所述第三MOS晶体管的栅极与所述参考电压之间的第一电容值。