[发明专利]用于执行融合的单个周期递增-比较-跳转的指令和逻辑

说明书

在一个实施例中，使用二进制转化将指令集架构的多个宏指令融合成单个宏指令。可融合指令序列包括递增、比较和跳转指令的序列。在一个实施例中，处理装置为融合宏指令提供支持。在一个实施例中，处理装置在处理器管线的单个执行阶段内执行融合宏指令。在一个实施例中，融合宏指令在单个执行周期内执行。

技术领域

本公开涉及处理逻辑、微处理器和关联的指令集架构的领域，其当由处理器或其它处理逻辑执行时，执行逻辑、数学或其它功能操作（包括将多个指令融合成单个机器指令）。

背景技术

指令集或指令集架构（ISA）是与编程有关的计算机架构的一部分，包括本机数据类型、指令、寄存器架构、寻址模式、存储器架构，中断和异常处处置以及外部输入和输出（I/ O）。二进制转化（“BT”）是将为一个源（“客户机”）ISA构建的二进制文件（binaries）转化为另一个目标（“主机”）ISA的一般技术。使用BT，可能的是在具有不同的架构的处理器上执行为一个处理器ISA构建的应用二进制文件，而无需重新编译高级源代码或重写低级汇编代码。由于大多数传统计算机应用仅在二进制格式中可用，因此BT非常有吸引力（因为它允许处理器执行不是为其构建的并且对其不可用的应用的潜力）。可以动态或静态执行二进制转化。在应用被执行时动态BT（DBT）在运行时间执行二进制转化。在执行二进制文件之前，对二进制文件执行静态BT（SBT）。

附图说明

作为示例而不是限制在附图的图形中示出实施例，其中：

图1A是示出根据实施例的示范有序获取、解码、引退管线和示范寄存器重命名、无序发布/执行管线的框图;

图1B是示出根据实施例的要包括在处理器中的有序获取、解码、引退核和示范寄存器重命名、无序发布/执行架构核的示范实施例的框图;

图2A-B是更特定的示范有序核架构的框图；

图3是具有集成存储器控制器和专用逻辑的单核处理器和多核处理器的框图;

图4示出根据实施例的系统的框图;

图5示出根据实施例的第二系统的框图;

图6示出根据实施例的第三系统的框图;

图7示出根据实施例的片上系统（SoC）的框图;

图8示出根据实施例的对比使用软件指令转换器将源指令集中的二进制指令转换为目标指令集中的二进制指令的框图;

图9A-B是示出根据实施例的用于执行融合increment_compare_jump操作的位操纵操作的框图;

图10A-B是示出根据实施例的increment_compare_jump指令的示范处理器实现的框图;

图11是根据实施例的包括用于执行融合increment_compare_jump操作的逻辑的处理系统的框图;

图12是根据实施例的用于处理示范融合increment_compare_jump指令的逻辑的流程图；

图13A-B是示出根据实施例的通用向量友好指令格式及其指令模板的框图;

图14A-D是示出根据本发明的实施例的示范特定向量友好指令格式的框图;以及

图15是根据实施例的标量和向量寄存器架构的框图。

详细说明