[实用新型]一种并行加扰装置

说明书

技术领域

本实用新型涉及CPRI光纤传输技术领域，尤其涉及一种并行加扰装置。

背景技术

由于移动通信的高速发展，2G，3G，4G空口带宽的增加，必然导致移动通信设备内 部处理数据量和传输数据量的增加，从而对BBU(BuildingBasebandUnit，基带处理单 元)+RRU(RadioRemoteUnit，射频拉远单元)之间的光纤传输提出更高的要求，那么CPRI (CommonPublicRadioInterface，通用公共无线电接口)的传输速率也从最初的 614.4Mbit/s，1228.8Mbit/s等一直飙升到9830.4Mbit/s甚至更高。为了更加可靠的传输高 速数据因此在CPRI在4915.2Mbit/s以上速率是推荐采用加扰方式来提高传输系统的可靠 性。

传统的加扰方式为使用串行扰码产生器，在一个时钟周期内产生扰码中的一位， 以产生8位的扰码为例，在每个时钟周期内产生扰码中的一位，并将该位进行缓存，经过8个 时钟周期，可以产生8位的扰码，然后从缓存池中取出该8位的扰码，使用该扰码对原始数据 进行加扰，由此可见，现有技术中产生扰码的方式为一个时钟周期内只产生1个比特的扰 码，如果需要产生一个8比特的扰码则最少需要8个时钟周期，如果产生一个32比特的扰码 则至少需要32个时钟周期。如果按照假设光口速率为9830.4Mbit/s推算，则需要并行扰码 产生器以7864.32Mbit/s的速率产生扰码才能满足要求，这显然对设备的工作能力需要有 更高的要求，因而增加了设备成本和设计难度。

综上所述，现有技术存在一个时钟周期产生的扰码位数太少，导致对设备工作能 力要求过高，因而造成增加设备成本和设计难度的技术问题。

实用新型内容

本实用新型提供一种并行加扰装置，用以解决现有技术中存在的一个时钟周期产 生的扰码位数太少，导致对设备工作能力要求过高，因而造成增加设备成本和设计难度的 技术问题。

本实用新型实施例提供一种并行加扰装置，包括：

并行扰码产生器，选择判断器，异或运算器；

所述并行扰码产生器的输出端与所述选择判断器的输入端相连；

所述选择判断器的输出端与所述异或运算器的输入端相连；

所述并行扰码产生器用于在K个时钟周期内产生M个扰码；其中，每个扰码包含N 位，K为正整数，M为正整数，N为正整数

可选地，所述并行扰码产生器，具体包括：

多个移位寄存器，多个异或门电路；

一个异或门电路的两个输入端分别与两个移位寄存器的输出端连接；或者

一个异或门电路的两个输入端分别与一个移位寄存器的输出端和一个不同的异 或门电路的输出端相连。

可选地，所述并行扰码产生器，具体包括：

31个移位寄存器和37个异或门电路；

第i个移位寄存器的输出端和第i+3个移位寄存器的输出端与同一异或门电路的 两个输入端分别相连，其中，1≤i≤27；

第(j-27+3)个移位寄存器的输出端和第(j-27)个移位寄存器的输出端与同一个 异或门电路的两个输入端分别相连，且该异或门电路的输出端和第j个移位寄存器的输出 端与一个不同的异或门电路的两个输入端分别相连，其中，28≤j≤31。

可选地，所述装置为CPRI光纤传输系统发送端并行加扰装置，所述装置还包括编 码器；

所述编码器的输入端与所述异或运算器的输出端相连。

可选地，所述装置为CPRI光纤传输系统接收端并行加扰装置，所述装置还包括解 码器；

所述解码器的输出端与所述异或运算器的输入端相连。

所述装置还包括同步器；

所述同步器的第一输出端与所述并行扰码产生器的输入端相连，所述同步器的第 二输出端与所述选择器的输入端相连；

所述同步器的输入端与所述解码器相连。