[实用新型]一种高速抗干扰时钟电路

权利要求书

1.一种高速抗干扰时钟电路，其特征在于：包括控制芯片U1以及依次连接的用于设置不同频段信号的信号源(1)、用于对所述信号源(1)输出的功率调节且阻抗匹配的功率衰减电路(2)、用于将所述功率衰减电路(2)输出的单端电压信号转换为差分信号并放大的差分放大电路(3)和用于分别对所述差分放大电路(3)输出的差分电压信号限幅去噪的双向限幅滤波电路(4)，所述双向限幅滤波电路(4)的第一输出端接有第一阻抗匹配电路(5)，所述双向限幅滤波电路(4)的第二输出端接有第二阻抗匹配电路(6)，所述第一阻抗匹配电路(5)的输出端和所述第二阻抗匹配电路(6)的输出端均与所述控制芯片U1相接。

2.按照权利要求1所述的一种高速抗干扰时钟电路，其特征在于：所述功率衰减电路(2)包括可变电容CH1和π型功率衰减器，所述π型功率衰减器的输入端与所述信号源(1)的输出端相接，π型功率衰减器的输出端与所述可变电容CH1的一端相接。

3.按照权利要求2所述的一种高速抗干扰时钟电路，其特征在于：所述差分放大电路(3)包括变压器T1，所述变压器T1的原边的一端与所述可变电容CH1的另一端相接，变压器T1的原边的另一端接地。

4.按照权利要求3所述的一种高速抗干扰时钟电路，其特征在于：所述双向限幅滤波电路(4)包括电容C1、电容C2以及反向并联的二极管D1和二极管D2，所述反向并联的二极管D1和二极管D2的一端分两路，一路与所述变压器T1的副边的一端相接，另一路与电容C1的一端相接；所述反向并联的二极管D1和二极管D2的另一端分两路，一路与所述变压器T1的副边的另一端相接，另一路与电容C2的一端相接。

5.按照权利要求4所述的一种高速抗干扰时钟电路，其特征在于：所述第一阻抗匹配电路(5)包括电阻R1和电阻R2，所述电阻R1和所述电阻R2的连接端分两路，一路与所述电容C1的另一端相接，另一路为所述第一阻抗匹配电路(5)的信号输出端；电阻R1的另一端接VCC电源输出端，电阻R2的另一端接地；

所述第二阻抗匹配电路(6)包括电阻R3和电阻R4，所述电阻R3和所述电阻R4的连接端分两路，一路与所述电容C2的另一端相接，另一路为所述第二阻抗匹配电路(6)的信号输出端；电阻R3的另一端接VCC电源输出端，电阻R4的另一端接地。

6.按照权利要求5所述的一种高速抗干扰时钟电路，其特征在于：所述控制芯片U1包括FPGA，所述FPGA的CLK0管脚与所述第一阻抗匹配电路(5)的信号输出端相接，所述FPGA的CLK1管脚与所述第二阻抗匹配电路(6)的信号输出端相接。