[实用新型]三维磁芯设备及通信设备

说明书

相关申请的交叉引用

本申请要求根据美国法典第35章第119节于2014年4月16日提交的美国临时专利申请61/980,565、于2014年10月10日提交的美国临时专利申请62/062,716、以及于2015年2月10日提交的美国临时专利申请62/114,489的优先权的权益，通过引用将其全部内容结合在此。

技术领域

本主题技术整体涉及集成电路，具体地，涉及磁芯三维(3D)电感器和封装集成。

背景技术

电感器被放置在具有一个或者多个半导体设备的电路中，用于执行诸如滤波和RF匹配等动作。电感器通常包含围绕空心或者磁芯的一匝或者多匝导体，并且由于流经导体的交流电流，感应系数值与耦合至该多匝导体的磁场量成正比例。可以在硅芯片的裸片上实现并不占较大面积的小值电感器，以减少BOM并且节省印刷电路板(PCB)上的实际空间。电感器还可被图案化在IC封装基板的金属层上并且连接至具有低电寄生效应的路径的裸片上线路。然而，当所需的感应系数值较大时(例如，位于电压调节器的输出处的大体积电感器中)，在裸片结构中的具有环绕的非磁性介质的裸片上或者基板上金属图案的成本较昂贵或者实际上是不可能的。

在缠绕电线的表面贴装离散电感器中使用磁芯材料，以用于实现诸如电源滤波等应用的高值电感器。由于其较大的覆盖面积和厚度，通常将磁芯电感器与半导体设备并排放置在PCB上。低剖面磁芯电感器逐渐变得可与硅裸片并排的用于IC封装基板的顶层的表面贴装。然而，其覆盖面积仍致使IC封装基板尺寸增长。

包括RF收发器的射频(RF)电路可使用诸如电感器等高质量无源设备。例如，集成无线设备(IPD)可被用作表面贴装集成电路。然而，将电感器用作表面贴装设备必须使用附加表面贴装技术(SMT)过程步骤并且可导致更大尺寸的中介层，从而使成本增加。例如，用于表面贴装无源部件的触摸感测接口(TSI)表面上的附加表面面积和/或用于贴装小型(例如，<0.4mmx0.4mmx0.4mm)无源部件的特殊焊接过程的使用是不可避免的。

由于深过孔蚀刻和硅晶片上的填充，TSI重新分布层(RDL)金属上的空心电感器可具有低的Q值(例如，对于2GHz的感应系数范围～1nH-10nH，为～10-25)和高成本，并且由于RDL金属层的高成本，所以平面螺旋电感器的成本较昂贵。通常，高电流电感器可以是大体积离散部件的形式并且位于PCB或者封装基板上。然而，需要馈送至PCB或者连接至芯片供电器管脚的基板迹线的大电流可产生功率损失和电源集成等问题。

实用新型内容

根据本实用新型的一个方面，提供一种三维(3D)磁芯设备，所述设备包括：基板；第一磁壳，所述第一磁壳形成在所述基板上；第一组导电迹线，所述第一组导电迹线被埋置在形成在所述第一磁壳上的第一绝缘体层中；磁芯板，所述磁芯板形成在所述第一绝缘体层上；第二组导电迹线，所述第二组导电迹线被埋置在形成在所述磁芯板上的第二绝缘体层中；以及第二磁壳，所述第二磁壳形成在所述第二绝缘体层上；其中，所述第一组导电迹线与所述第二组导电迹线通过使用导电过孔而导电地耦合。

优选地，所述第一组导电迹线和所述第二组导电迹线包括水平平行的导电迹线，其中，所述水平平行的导电迹线包括铜迹线。

优选地，所述导电过孔被配置为围绕所述磁芯板形成第一螺旋线圈，并且其中，所述第一磁壳和所述第二磁壳与所述磁芯板通过使用磁性过孔而磁性地耦合。

优选地，所述磁芯板包括层压磁芯，并且其中，所述磁芯板被切割成多个板条，以减少涡电流。

优选地，所述第一组导电迹线和所述第二组导电迹线与所述导电过孔形成变压器的初级线圈，并且其中，所述变压器的次级线圈与所述初级线圈在结构上相似。

优选地，所述初级线圈与所述次级线圈的匝数不同，并且其中，所述初级线圈与所述次级线圈并排形成。

优选地，所述次级线圈的第一组导电迹线和第二组导电迹线形成在同一平面内，以使得由第一线圈和第二线圈产生的磁场大致垂直于彼此。

优选地，在所述设备的多于一个的表面上设置输入/输出(IO)接触垫，其中，所述IO接触垫位于所述设备的相对的表面上，其中，所述IO接触垫位于所述设备的多个表面的任一个上。

优选地，所述设备被集成在具有输入/输出(IO)连接的二维(2D)阵列的中介层中，其中，所述中介层包括用于耦合至多个芯片的高密度的裸片至裸片的互连总线，并且其中，所述设备进一步包括耦合至所述3D磁芯设备的一个或者多个3D电容器。