[发明专利]一种半导体器件制造方法及由该方法制得的半导体器件

说明书

技术领域

本发明涉及半导体器件制造领域，尤其涉及一种半导体器件制造方法及 由该方法制得的半导体器件。

背景技术

传统结构的VDMOS(垂直双扩散金属-氧化物半导体场效应晶体管)，随 着击穿电压的提高，因为外延层掺杂浓度较低而且厚度也比较大，导致导通 电阻将会很大，这就是通常所说的“SiLimit”。对高压器件，为了减小导通电 阻或突破SiLimit，现在主流的技术是采用超结技术。目前超结技术有两种 发展路径，一种是在N+衬底上通过多次的N型外延生长和P型注入，来形成 超结，但工艺成本较高。另一种是N+衬底上生长一定厚度的N型外延层，在 这个外延层上刻蚀30-50um的沟槽，然后在沟槽里填充一定掺杂的P型外延 层来形成超结。因为这个沟槽深度往往在30-50um之间，要使填充的P型外 延层没有缺陷，工艺要求非常严格，对器件的可靠性也将是一个挑战。

发明内容

本发明要解决的技术问题，在于提供一种半导体器件制造方法及由该方 法制得的半导体器件，解决现有超结半导体工艺复杂的问题。

本发明是这样实现的：一种半导体器件制造方法，包括如下步骤：

在N型衬底上生长一层N型外延层；

在N型外延层上生长一层本征外延层；

在本征外延层上注入N型杂质；

在本征外延层的预定位置上注入P型杂质；

重复上述第二到第四步骤；

进行热退火；

在上述预定位置上注入P型阱。

进一步地，所述N型外延层的电阻率为5～20Ω.cm。

进一步地，步骤“在本征外延层的预定位置上注入P型杂质”包括：

在本征外延层上用光刻胶作为阻挡层进行预定位置的P型杂质注入。

以及本发明还提供一种由上述的一种半导体器件制造方法制得的半导体 器件。

本发明具有如下优点：与传统的VDMOS结构相比较，其正向导通电阻 比较低，因其外延电阻率较低，且P/N平衡区域承担了部分电压；同时其单 位面积的电流导通能力增强，拓宽了其应用领域。与超结结构VDMOS相比 较，降低了工艺难度及成本，同时性能上未见明显减弱，其性价比更高。

附图说明

图1为传统的VDMOS的截面扫描结构示意图；

图2为超结VDMOS的截面扫描结构示意图；

图3a为本发明半导体器件的一中间状态的截面结构示意图；

图3b为本发明半导体器件的一中间状态的截面结构示意图；

图3c为本发明半导体器件的一中间状态的截面结构示意图；

图3d为本发明半导体器件的一中间状态的截面结构示意图；

图3e为本发明半导体器件的一中间状态的截面结构示意图；

图3f为本发明半导体器件的一中间状态的截面结构示意图；

图3g为本发明半导体器件的形成VDMOS的截面结构示意图；

图4为本发明半超结VDMOS的截面扫描结构示意图。

附图标记说明：

①、N+衬底层，

②、N-外延层，

③-⑤、本征外延层，

⑥、P型阱。

具体实施方式

为详细说明本发明的技术内容、构造特征、所实现目的及效果，以下结 合实施方式并配合附图详予说明。

请参阅图1、图2、图3a-图3g以及图4，本发明提供一种半导体器件制 造方法，包括如下步骤：如图3a所示，第一步首先在N型衬底①上生长一层 N型外延层②，即在N型衬底①上堆叠一层N型外延层②。第二步在N型外 延层上生长一层本征外延层③，如图3b所示，即在N型外延层上堆叠一层本 征外延层③。第三步在本征外延层上注入N型杂质，如图3c所示。第四步在 本征外延层的预定位置上注入P型杂质，这个预定位置就是要形成P柱的位 置。而后重复上述第二到第四步骤。可以重复多次，如图3e，重复3次，则 形成③-⑤3层的本征外延层，形成一个柱状的P型杂质区。而后进行热退火； 以及在上述预定位置上注入P型阱⑥，如图3f所示。