[发明专利]一种混合型PUF电路

权利要求书

1.一种混合型PUF电路，其特征在于包括基本PUF电路和控制PUF电路，所述的基本PUF电路为判决型PUF电路；

所述的基本PUF电路包括判决器和n位延迟电路，所述的判决器具有第一输入端、第二输入端和输出端，所述的延迟电路由两个延迟电路单元组成，所述的延迟电路单元具有第一输入端、第二输入端、输出端和使能端，两个延迟电路单元分别为第一延迟电路单元和第二延迟电路单元，所述的延迟电路中第一延迟电路单元的第一输入端和第二延迟电路单元的第一输入端连接且其连接端为所述的延迟电路的第一输入端，所述的延迟电路中第一延迟电路单元的第二输入端和第二延迟电路单元的第二输入端连接且其连接端为所述的延迟电路的第二输入端，所述的延迟电路中第一延迟电路单元的输出端为所述的延迟电路的第一输出端，所述的延迟电路中第二延迟电路单元的输出端为所述的延迟电路的第二输出端，n为大于等于2的整数；

第m位延迟电路的第一输出端和第m+1位延迟电路的第一输入端连接，第m位延迟电路的第二输出端和第m+1位延迟电路的第二输入端连接，第n位延迟电路的第一输出端与所述的判决器的第一输入端连接，第n位延迟电路的第二输出端与所述的判决器的第二输入端连接；m＝1，2，…，n-1；

所述的控制PUF电路包括n位控制信号产生电路，第2k+1位控制信号产生电路为寄存器，第2j位控制信号产生电路为上电初始值PUF电路，所述的寄存器用于存储并输出外部输入的控制信号；当n为奇数时，k＝0，1,2，…，(n-1)/2；j＝1,2，…，(n-1)/2；当n为偶数时，k＝0，1,2，…，(n-2)/2；j＝1,2，…，n/2；第g位控制信号产生电路的输出端分别与第g位延迟电路中第一延迟电路单元的使能端和第二延迟电路单元的使能端连接，g＝1，2，…，n，符号“/”表示除运算符号；

第1位延迟电路的第一输入端和第二输入端连接且其连接端为所述的混合型PUF电路的输入端，所述的判决器的输出端为所述的混合型PUF电路的输出端。

2.根据权利要求1所述的一种混合PUF电路，其特征在于所述的上电初始值PUF电路包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管和第七NMOS管；

所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极和所述的第四PMOS管的源极连接且其连接端接入电源；所述的第一PMOS管的栅极和所述的第四PMOS管的栅极连接且其连接端为所述的上电初始值PUF电路的复位端，所述的第一PMOS管的漏极、所述的第二PMOS管的漏极、所述的第三PMOS管的栅极、所述的第一NMOS管的漏极、所述的第三NMOS管的栅极、所述的第四NMOS管的栅极和所述的第六NMOS管的漏极连接；

所述的第六NMOS管的源极为所述的上电初始值PUF电路的输入端，所述的第六NMOS管的栅极和所述的第七NMOS管的栅极连接，所述的第一NMOS管的源极和所述的第二NMOS管的漏极连接，所述的第二NMOS管的源极、所述的第四NMOS管的源极和所述的第五NMOS管的漏极连接，所述的第五NMOS管的源极接地，所述的第二PMOS管的栅极、所述的第三PMOS管的漏极、所述的第四PMOS管的漏极、所述的第一NMOS管的栅极、所述的第二NMOS管的栅极、所述的第三NMOS管的漏极和所述的第七NMOS管的漏极连接，所述的第七NMOS管的源极为所述的上电初始值PUF电路的输出端，所述的第三NMOS管的源极和所述的第四NMOS管的漏极连接，所述的第五NMOS管的栅极为所述的上电初始值PUF电路使能端。