[发明专利]基于FPGA的图像超分辨率的实现方法

说明书

本发明提供一种基于FPGA的图像超分辨率的实现方法，循环控制模块控制RAM模块的循环调度实现数据写入；RAM模块读取数据时，采用单输入双输出端口的RAM，定义所述单输入双输出端口的RAM的深度为源图像一行的像素点数，宽度为像素数据宽度，实现源数据相邻两行像素的存储；由位置分析模块得到的权值是归一化的小数，将权值映射到整数范围内运算。本发明提高了图像处理速率，实现了超分辨率。

技术领域

本发明涉及一种图像超分辨率的实现方法，具体涉及一种基于FPGA的图像超分辨率的实现方法。

背景技术

通常的图像显示设备具有固定的分辨率，低分辨率的图像数据需要进行超分辨率处理，获得与显示设备相匹配的分辨率才能正常显示(如HDTV,High-Definition TV)，这一过程本质上就是一种图像超分辨处理。

图像超分辨率技术在各个领域中得到广泛应用，如公共安全、医学成像、军事、地质、工业及消费电子等产业。通过该技术尽可能提高图像的分辨率，达到更好的图像识别能力和识别精度。

随着图像数据量的增大，对图像处理速度提出了更高的要求，利用硬件实现图像处理已经逐渐成为图形处理研究的重要课题。

FPGA由于强悍的数据处理能力得到广泛关注，其对数据采用并行流水式处理方式，加快数据处理速度。用一般软件对图像实时处理小于等于一帧每秒，FPGA硬件化处理能够实时达到25～30帧每秒。因而图像处理的FPGA硬件化值得研究。

FPGA实现图像处理算法需要在算法性能和资源使用量之间寻求平衡。传统的线性插值算法包括最近邻插值、双线性插值、四点双三次插值以及六点双三次插值，其中最近邻插值的超分辨图像效果不理想，高次插值方法复杂度高不便于硬件实现。

发明内容

本发明的目的是提供一种基于FPGA的图像超分辨率的实现方法，基于FPGA的图像超分辨率双线性插值实现方式，提出了基于单输入双输出端口RAM缓冲的二级循环调度机制，用以实现共享资源分配和并行流水处理。

本发明提供了如下的技术方案：

一种基于FPGA的图像超分辨率的实现方法，循环控制模块控制RAM模块的循环调度实现数据写入；

RAM模块读取数据时，采用单输入双输出端口的RAM，定义所述单输入双输出端口的RAM的深度为源图像一行的像素点数，宽度为像素数据宽度，实现源数据相邻两行像素的存储；

由位置分析模块得到的权值是归一化的小数，将权值映射到整数范围内运算。

优选的，所述单输入双输出端口的RAM在双线性插值硬件结构图中定义了四个单输入双输出端口的RAM0-3，其中RAM0、RAM1加权运算对应目标图像的插值像素值时，RAM2、RAM3写入目标图像下一行运算所需的源图像的像素值；RAM0、RAM1运算结束后，RAM2、RAM3进行加权运算，RAM0、RAM1开始写入源图像像素值，在时间上实现数据连续运算输出，空间上实现RAM空间的并行复用，提高运算效率。

进一步的，循环控制模块控制四个RAM模块的循环调度实现数据写入，分别为RAM0、RAM1和RAM2、RAM3之间以及RAM0RAM1之间、RAM2RAM3之间；RAM0、RAM1和RAM2、RAM3之间在运算目标图像像素值和写入源图像像素值功能间循环切换；RAM0RAM1之间、RAM2RAM3之间实现源图像像素值循环写入。这样的结构设计充分利用了FPGA并行流水复用的特征，既保证了数据带宽的充分利用，又节省了FPGA的空间资源。

进一步的，整个运算过程中，权值基于浮点数运算得到，将浮点数整数化，即可将运算都整数化；浮点数的整数化是将对应的浮点数左移相应的位数，在乘法运算结束后右移相应的位数。