[发明专利]移位寄存器单元及其驱动方法、栅极驱动电路和显示装置

说明书

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动电路。

背景技术

随着显示技术的不断的发展，高分辨率、窄边框成为显示装置发展的趋势，而GOA(Gate Driver IC on Array，栅极驱动电路在阵列基板上)在显示装置中的应用，是实现窄边框与高分辨率的重要方法之一。

现有的GOA一般包含多个级联在一起的移位寄存器单元。一般的移位寄存器单元中，输出单元的输入端接入一个时钟信号，输出单元输出的高电平的移位脉冲的宽度与时钟信号中一个高电平的脉冲的宽度一致。这样当显示装置需要的移位脉冲的宽度较大时，就无法采用这样的移位寄存器单元级联得到的栅极驱动电路进行驱动。

发明内容

本发明的一个目的是提供一种移位脉冲宽度可调的栅极驱动电路。

第一方面，本发明提供了一种移位寄存器单元，其特征在于，包括：输入单元、输出单元、重置单元、第一控制单元和第二控制单元，并具有第一节点、第二节点、第三节点、移位信号输出端和若干输入端；其中，

所述输入单元连接第一输入端、第二输入端和第二节点，适于在第一输入端的电平为输入单元有效电平时，将所述第二节点的电平置为第二输入端输入的电平；

所述第一控制单元连接第三输入端、第一节点和第二节点，适于在所述第二节点的电平为低电平时开启，将所述第一节点的电平置为第三输入端输入的电平，并适于在所述第一节点浮接时维持所述第一节点的电平；

所述第二控制单元包括第一控制模块和第二控制模块；

所述第一控制模块连接第四输入端、第五输入端、第一节点和第三节点，适于在所述第三节点的电平为低电平且所述第四输入端的电平为第一控制模块有效电平时开启，将所述第一节点的电平置为所述第五输入端输入的电平；

所述第二控制模块，连接第六输入端、第七输入端、第二节点和第三节点，用于在所述第二节点的电平为低电平且所述第六输入端输入的电平为高电平时，将所述第三节点的电平置为高电平；在所述第六输入端输入的电平为低电平时，将所述第三节点的电平置为第七输入端输入的电平；并适于在所述第三节点浮接时，维持所述第三节点的电平；

所述输出单元连接移位信号输出端和第八输入端，用于在所述第一节点的电平为低电平时开启，将所述移位信号输出端的电平置为所述第八输入端输入的电平；

所述重置单元连接第二节点，移位信号输出端和第九输入端，适于在所述第二节点为低电平时，将所述移位信号输出端的电平置为所述第九输入端输入的电平，并适于在所述第二节点浮接时，维持所述第二节点的电平。

进一步的，所述第一输入端和所述第六输入端为同一输入端，所述输入单元有效电平为低电平。

进一步的，所述第三输入端和所述第 八输入端为同一输入端。

进一步的，所述第五输入端和所述第七输入端为同一输入端。

进一步的，所述第九输入端与所述第五输入端或所述第七输入端为同一输入端。

进一步的，所述第一控制单元包括第一晶体管和第一电容，所述第一晶体管为P型晶体管，其源极连接所述第三输入端，漏极连接所述第一节点，栅极连接所述第二节点，所述第一电容的第一端连接所述第一节点。

进一步的，所述第一电容的第二端连接所述第三输入端或者所述第八输入端。

进一步的，所述第一控制模块包括第二晶体管和第三晶体管；

所述第二晶体管为P型晶体管，其栅极连接所述第三节点，漏极连接所述第五输入端，源极连接第三晶体管的漏极；

所述第三晶体管的栅极连接第四输入端，源极连接所述第一节点。

进一步的，所述第三晶体管为P型晶体管。

进一步的，所述第二控制模块包括均为P型晶体管的第四晶体管和第五晶体管以及第二电容，所述第四晶体管的栅极连接所述第六输入端，漏极连接所述第三节点，源极连接第七输入端；

第五晶体管的栅极连接所述第二节点，漏极连接所述第三节点，源极连接第六输入端；所述第二电容的第一端连接所述第三节点。

进一步的，所述第二电容的第二端连接所述第四输入端。

进一步的，所述输入单元包括P型的第六晶体管，所述第六晶体管的栅极连接第一输入端，源极连接第二输入端，漏极连接第二节点。

进一步的，所述输出单元包括P型的第七晶体管，所述第七晶体管的栅极连接第一节点，源极连接第八输入端，漏极连接所述移位信号输出端。