[发明专利]数据读出电路

说明书

本发明提供在读出中被施加高电压也不会误写入数据且正常读出数据的数据读出电路。该结构包括：非易失性存储元件；具备输入反相器和输出反相器和MOS晶体管的闩锁电路；在非易失性存储元件与闩锁电路之间连接的第一MOS晶体管；在闩锁电路与第一电源端子之间连接的第二MOS晶体管；用于使第一MOS晶体管的栅极偏置的第一偏置电路；以及用于使闩锁电路的MOS晶体管偏置的第二偏置电路，在读出非易失性存储元件的数据时，第一偏置电路和第二偏置电路输出既定的偏置电压。

技术领域

本发明涉及数据读出电路，更具体涉及在数据读出中对电路施加高电压的情况下，防止对数据存储元件的误写入，且正常读出数据的技术。

背景技术

图6示出现有的存储装置的数据读出电路的电路图。

PMOS晶体管11的源极端子与高电压侧的电源端子VDD连接。作为非易失性存储元件的PMOS型OTP元件13，源极端子与PMOS晶体管11的漏极端子连接，漏极端子与PMOS晶体管12的源极端子连接。在数据输出端子DOUT，连接有闩锁电路(latch circuit)20的输入输出端子、PMOS晶体管12的漏极端子和NMOS晶体管14的漏极端子。NMOS晶体管14的源极端子与低电压侧的电源端子VSS连接。关于现有的存储装置的数据读出电路，以电源端子VDD为GND电压而进行说明。

PMOS晶体管11、12的栅极被输入信号Φ1，NMOS晶体管14的栅极被输入信号Φ2。

接着，对现有的数据读出电路的动作进行说明。

在初始状态，信号Φ1为高（High）（VDD）电平，信号Φ2为低（Low）（VSS）电平，PMOS晶体管11、12和NMOS晶体管14截止。数据输出端子DOUT的电位是闩锁电路20所保持的以前的读出数据的电平。

首先，使信号Φ2成为高电平而使NMOS晶体管14导通，使数据输出端子DOUT成为低电平。而且，使信号Φ2成为低电平而使NMOS晶体管14截止。

接着，使信号Φ1成为低电平而使PMOS晶体管11、12导通。因此，数据输出端子DOUT读出PMOS型OTP元件13的数据，同时在闩锁电路20保持数据。而且，使信号Φ1成为高电平而使PMOS晶体管11、12截止，但是通过闩锁电路20，数据输出端子DOUT维持该状态。

现有技术文献

专利文献

专利文献1：日本特开2010－192039号公报。

发明内容

发明要解决的课题

在PMOS型OTP元件13的数据为“1”时的数据的读出期间，施加在PMOS型OTP元件13的漏极－源极间的电压Vds，由式（1）示出。

Vds＝｜VSS｜－（｜Vth12｜＋｜Vov12｜）　（1）

在此，Vth12和Vov12是PMOS晶体管12的阈值电压和过驱动电压。一般，阈值电压Vth12为－0.5V，过驱动电压Vov12为－0.1V左右，若以－1.6V使电源端子VSS的电压动作，则PMOS型OTP元件13的漏极－源极间电压Vds成为－1V。

然而，式（1）依赖于｜VSS｜，例如，在数据的读出期间因静电等而电源间施加高电压时，PMOS型OTP元件13的漏极－源极间电压Vds变大，若超过写入电压则有误写入数据这一问题。

另外，在现有的数据读出电路中，构成闩锁电路20的NMOS晶体管32的电流（闩锁电流）相对于电源电压以2乘方增加，但是另一方面在PMOS晶体管11、PMOS型OTP元件13、PMOS晶体管12的串联连接中流过的电流（OTP导通电流）因PMOS型OTP元件13的栅极电压浮动，所以提高电源电压也不会那么增加。因而，存在电源电压高时，闩锁电流会比OTP导通电流大从而无法进行数据“1”读出的问题。