[发明专利]一种RISC处理器的单/双/四精度浮点数据相关电路及操作数获取方法

说明书

技术领域

本发明涉及浮点流水线数据的相关设计领域，具体为一种RISC处理器的单/双/四精度浮点数据相关电路及操作数获取方法。

背景技术

目前已经有很多关于处理器的浮点运算设计研究，但关于浮点流水线的研究相对较少。由于浮点数据包括单/双/四精度，这就意味着单精度浮点32位数据可能与单、双、四精度浮点数据发生相关；双精度浮点64位数据可能与单、双、四精度浮点数据发生相关，且64位数据中高32位和低32位数据的相关性情况可能不同；四精度浮点128位数据可能与单、双、四精度浮点数据发生相关，且128位数据中最高32位、次高32位、次低32位，最低32位数据的相关性情况可能不同。

关于单/双/四精度浮点数据根据不同精度的不同相关情况众多，都存在根据各种可能相关情况进行数据相关判定，以及操作数的选取，逻辑复杂度高，延时长的问题，限制了浮点流水线的频率。单一的根据各种可能相关情况进行各精度浮点数据相关的判定逻辑，以及判定相关性后，正确数据的选取逻辑较复杂，复杂的逻辑延时已经成为限制浮点流水线频率提高的瓶颈。同时，一些处理器采用停顿流水线技术，判定如果发生数据相关，则等待相关的浮点指令执行完毕，然后从浮点寄存器文件中读取相应的浮点数据，该方法并未真正减少浮点数据的相关性判定逻辑，同时由于停顿了流水线，减少了流水线的吞吐率，直接降低了浮点流水线的性能。

发明内容

针对现有技术中存在的问题，本发明提供一种逻辑延时短，能够有效快速判定各精度浮点数据的相关性，并获取正确的浮点数据来源RISC处理器的单/双/四精度浮点数据相关电路及操作数获取方法。

本发明是通过以下技术方案来实现：

一种RISC处理器的单/双/四精度浮点数据相关电路，包括一个浮点操作数读取使能模块、一个浮点目的寄存器写使能模块，一个浮点寄存器文件读取模块，以及四套相关性判定结果选择模块；

浮点操作数读取使能模块的输入端接入指令译码的浮点操作数寄存器号frs_reg、浮点操作数读取使能frs_en和浮点操作数精度frs_precision，输出各组浮点操作数的读取使能frs_en_xx；其中，xx分别为00，01，10，11且以下含义相同；

浮点目的寄存器写使能模块输入为指令译码的浮点目的寄存器号frd_reg、浮点结果写使能frd_en，以及浮点结果精度frd_precision，输出各组浮点目的寄存器号的写使能frd_en_xx；其中，frd_en_xx在各流水级中进行传递，即各流水级都有对应的frd_en_xx；

浮点寄存器文件读取模块输入为指令译码的浮点操作数寄存器号frs_reg和浮点操作数读取使能frs_en，输出各组浮点寄存器号的相应数据Rxx；

四套相关性判定结果选择模块的输入为各组浮点寄存器号的相应数据Rxx、各流水级的各组浮点目的寄存器号的写使能frd_en_xx、各组浮点操作数的读取使能frs_en_xx和对应各流水级的浮点结果fresult_xx，输出为各组浮点操作数frs_op_xx。

优选的，在浮点操作数读取使能模块中，产生四组浮点操作数读取使能frs_en_xx的逻辑电路不同；

frs_en_00为四选一选择器0的输出，frs_prection连接四选一选择器0的选择端；四选一选择器0中的01端连接frs_reg[0]的反、frs_reg[1]的反和frs_en三者的与逻辑，10端连接frs_reg[1]的反和frs_en的与逻辑，11端连接frs_en，00端连接信号‘0’；

frs_en_01为四选一选择器1的输出，frs_prection连接四选一选择器1的选择端；四选一选择器1的01端连接frs_reg[0]、frs_reg[1]的反和frs_en三者的与逻辑，10端连接frs_reg[1]的反和frs_en的与逻辑，11端连接frs_en，00端连接信号‘0’；

frs_en_10为四选一选择器2的输出，frs_prection连接四选一选择器2的选择端；四选一选择器2的01端连接frs_reg[0]的反、frs_reg[1]和frs_en三者的与逻辑，10端连接frs_reg[1]和frs_en的与逻辑，11端连接frs_en，00端连接信号‘0’；