[发明专利]一种低中频接收机镜像抑制的数字系统及其实现方法

权利要求书

1.一种低中频接收机镜像抑制的数字系统，其特征在于，包括：直流计算模块、第一减法器、共轭计算模块、功率计算模块、自适应滤波计算模块和复数带通滤波模块；所述直流计算模块接收I、Q两路数据进行直流计算并输出I0数据和Q0数据至第一减法器中，I、Q两路数据为系统的总输入，第一减法器接收I路数据减去直流计算模块所输出的I0数据得到I1数据，第一减法器接收Q路数据减去直流计算模块所输出的Q0数据得到Q1数据，共轭计算模块接收I1数据和Q1数据进行共轭计算得到I2数据和Q2数据，功率计算模块接收I1数据和Q1数据进行功率计算得到IQ_POW数据，自适应滤波器计算模块接收I1数据、Q1数据、I2数据、Q2数据和IQ_POW数据进行滤波计算得到镜像抑制滤波后的I4数据和Q4数据，复数滤波模块接收I4数据和Q4数据进行复数带通滤波得到I5数据和Q5数据，I5数据和Q5数据为系统的总输出，所述自适应滤波计算模块包括：第一寄存器、第二寄存器、第三寄存器、第四寄存器、第五寄存器、第六寄存器、第七寄存器、第八寄存器、第九寄存器、第十寄存器、第十一寄存器、第十二寄存器、第十三寄存器、第十四寄存器、第十五寄存器、第十六寄存器、第十七寄存器、第十八寄存器、第十九寄存器、第二十寄存器、第二十一寄存器、第二十二寄存器、第二十三寄存器、第二十四寄存器、第一多路选择器、第二多路选择器、第三多路选择器、第四多路选择器、第五多路选择器、第六多路选择器、第七多路选择器、第八多路选择器、第九多路选择器、第十多路选择器、第十一多路选择器、第十五多路选择器、第十六多路选择器、第一复数乘法器、第二复数乘法器、第一加法器、第二加法器、第二减法器、第三减法器、第一除法器、第二译码器、第三译码器、第四译码器和步进系数模块；第一寄存器、第二寄存器和第三寄存器形成一个移位寄存器链并分别用于存放当前接收的I2数据、上一次接收的I2数据和上一次的上一次接收的I2数据，第四寄存器、第五寄存器和第六寄存器亦形成一个位移寄存器链并分别用于存放当前接收的Q2数据、上一次接收的Q2数据和上一次的上一次接收的Q2数据。

2.根据权利要求1所述的低中频接收机镜像抑制的数字系统，其特征在于，滤波计算的过程包括4个时钟周期，分别记为cyc1、cyc2、cyc3和cyc4，由4个时钟周期组成一个计算周期，具体计算周期的过程如下：

在cyc1中，通过第一多路选择器和第二多路选择器分别将第一寄存器和第四寄存器中的数据输入至第一复数乘法器中，通过第七多路选择器和第六多路选择器分别将第二十寄存器和第十七寄存器中的数据输入至第一复数乘法器中，第一复数乘法器运算得到Q路运算结果并将其输入至第一加法器中，第一复数乘法器运算得到I路运算结果并将其输入至第二加法器中，第十多路选择器将Q1数据输入至第一加法器中，第十一多路选择器将I1数据输入至第二加法器中，第一加法器的运算结果保存于第七寄存器中，第二加法器的运算结果保存于第八寄存器中；第三多路选择器和第四多路选择器分别将第九寄存器和第十二寄存器中的数据输入至第二复数乘法器中，第十五寄存器和第十六寄存器中的数据输入至第二复数乘法器中，第二复数乘法器运算得到I路运算结果并将其保存于第二十三寄存器中，第二复数乘法器运算得到Q路运算结果并将其保存于第二十四寄存器中；

在cyc2中，通过第一多路选择器和第二多路选择器分别将第二寄存器和第五寄存器中的数据输入至第一复数乘法器中，通过第七多路选择器和第六多路选择器分别将第二十一寄存器和第十八寄存器中的数据输入至第一复数乘法器中，第一复数乘法器运算得到Q路运算结果并将其输入至第一加法器中，第一复数乘法器运算得到I路运算结果并将其输入至第二加法器中，第十多路选择器将第七寄存器中的数据输入至第一加法器中，第十一多路选择器将第八寄存器中的数据输入至第二加法器中，第一加法器的运算结果保存于第七寄存器中，第二加法器的运算结果保存于第八寄存器中；第三多路选择器和第四多路选择器分别将第九寄存器和第十二寄存器中的数据输入至第二复数乘法器中，第十五寄存器和第十六寄存器中的数据输入至第二复数乘法器中，第二复数乘法器运算得到I路运算结果输入至第三减法器中，第二复数乘法器运算得到Q路运算结果输入至第二减法器中，第十六多路选择器将第二十寄存器中的数据输入至第三减法器中减去I路运算结果，第十五多路选择器将第十七寄存器中的数据输入至第二减法器中减去Q路运算结果，第三减法器运算的结果通过第三译码器保存于第二十寄存器中，第二减法器运算的结果通过第二译码器保存于第十七寄存器中；第五多路选择器将cyc1中运算得到的保存于第二十三寄存器中的数据作为被除数输入至第一除法器中，步进系数模块中的步进系数作为除数输入至第一除法器中，第一除法器的运算结果通过第四译码器和第八多路选择器保存于第二十三寄存器中；

在cyc3中，通过第一多路选择器和第二多路选择器分别将第三寄存器和第六寄存器中的数据输入至第一复数乘法器中，通过第七多路选择器和第六多路选择器分别将第二十二寄存器和第十九寄存器中的数据输入至第一复数乘法器中，第一复数乘法器运算得到Q路运算结果并将其输入至第一加法器中，第一复数乘法器运算得到I路运算结果并将其输入至第二加法器中，第十多路选择器将第七寄存器中的数据输入至第一加法器中，第十一多路选择器将第八寄存器中的数据输入至第二加法器中，第一加法器的运算结果保存于第七寄存器中，第二加法器的运算结果保存于第八寄存器中；第三多路选择器和第四多路选择器分别将第十寄存器和第十三寄存器中的数据输入至第二复数乘法器中，第十五寄存器和第十六寄存器中的数据输入至第二复数乘法器中，第二复数乘法器运算得到I路运算结果输入至第三减法器中，第二复数乘法器运算得到Q路运算结果输入至第二减法器中，第十六多路选择器将第二十一寄存器中的数据输入至第三减法器中与I路运算结果相减，第十五多路选择器将第十八寄存器中的数据输入至第二减法器中与Q路运算结果相减，第三减法器运算的结果通过第三译码器保存于第二十一寄存器中，第二减法器运算的结果通过第二译码器保存于第十八寄存器中；第五多路选择器将cyc1中运算得到的保存于第二十四寄存器中的数据作为被除数输入至第一除法器中，步进系数模块中的步进系数作为除数输入至第一除法器中，第一除法器的运算结果通过第四译码器和第九多路选择器保存于第二十四寄存器中；

在cyc4中，第三多路选择器和第四多路选择器分别将第十一寄存器和第十四寄存器中的数据输入至第二复数乘法器中，第十五寄存器和第十六寄存器中的数据输入至第二复数乘法器中，第二复数乘法器运算得到I路运算结果输入至第三减法器中，第二复数乘法器运算得到Q路运算结果输入至第二减法器中，第十六多路选择器将第二十二寄存器中的数据输入至第三减法器中与I路运算结果相减，第十五多路选择器将第十九寄存器中的数据输入至第二减法器中与Q路运算结果相减，第三减法器运算的结果通过第三译码器保存于第二十二寄存器中，第二减法器运算的结果通过第二译码器保存于第十九寄存器中；

然后第十寄存器中的数据移位至第十一寄存器中，第九寄存器中的数据移位至第十寄存器中，第八寄存器中的数据保存于第九寄存器中，且第八寄存器中的数据为自适应滤波计算模块所输出的I4数据；第十三寄存器中的数据移位至第十四寄存器中，第十二寄存器中的数据移位至第十三寄存器中，第七寄存器中的数据保存于第十二寄存器中，且第七寄存器中的数据为自适应滤波计算模块所输出的Q4数据；第二寄存器中的数据移位至第三寄存器中，第一寄存器中的数据移位至第二寄存器中，第一寄存器读入新的I2数据，第五寄存器中的数据移位至第六寄存器中，第四寄存器中的数据移位至第五寄存器中，第四寄存器读入新的Q2数据；第二十三寄存器中的数据保存至第十五寄存器中，第二十四寄存器中的数据保存至第十六寄存器中。