[发明专利]支持三操作数浮点连加的浮点乘加装置及其操作方法

说明书

技术领域

本发明涉及微处理器领域,特别涉及浮点运算处理装置。

背景技术

浮点乘加操作(Multiply-addition Fused,简称MAF)将一个浮点乘法和一个浮点加法融合到一个算术单元中执行，比起串行的先进行浮点乘法再进行浮点加法缩短了计算时间；同时，浮点乘加器将串行先乘后加的两次舍入减为一次舍入，提高了计算精度。因为这两方面的优势，浮点乘加器成为许多通用处理器、DSP、GPU、流处理器等的通用算术部件。

三操作数浮点连加(Floating Point Addition 3，简称FADD3)是一种新型的融合算术单元，可以用于精确的初等函数计算，提升小波变换(Lifting Based Wavelet Transformation)等多种应用场合。比起传统的浮点加法器，三操作数浮点连加器在针对连续多个数的加法运算时，既能大大缩短运算循环次数，又能减少舍入次数提高运算精度。

在某些情况下，浮点乘加器也有不利的一面。虽然浮点乘加器比一个浮点加法器和一个乘法器串行执行所需的计算时延少，但是，在完成单独的加法运算时比传统加法器延时要长，在进行连续多个数的加法时，性能更是不能和三操作数浮点连加器相比。因此,在执行连续多个数的加法时往往需要另外增加能够专门支持FADD3操作的算术单元。

基于现有技术的缺陷以及本领域技术革新的迫切需求，如何利用最少的资源实现更多的功能成为本领域技术人员噬待解决的问题。

发明内容

本发明要解决的技术问题是:如何改进浮点乘加器使其能够执行三操作数浮点连加的操作。

本发明提供一种支持三操作数浮点连加的浮点乘加装置，可以执行三项输入数据F_a×F_b+F_c的操作，也可以执行三项输入数据F_a+F_b+F_c的操作。

本发明提供一种支持三操作数浮点连加的浮点乘加装置，包括：解包单元,用于将三项输入数据F_a、F_b、F_c分别解包为三元组F_a(s_a,e_a,m_a)、F_b(s_b,e_b,m_b)、F_c(s_c,e_c,m_c)；第一运算模块,对指数e_a,e_b,e_c进行运算,执行尾数m_a×m_b,基于尾数m_a×m_b的结果对尾数m_c进行对阶操作；第二运算模块,能够将尾数m_a×m_b的结果以及尾数m_c对阶后的结果压缩为进位—保留的形式、执行中间加操作、执行前导零检测操作、执行规格化操作、执行舍入操作以及打包输出；所述第一运算模块对尾数m_a、m_b、m_c进行对阶操作；选择单元，设置于所述第一运算模块与所述第二运算模块之间，用于选择将尾数m_a×m_b的结果以及尾数m_c对阶后的结果传送至第二运算模块或者选择将尾数m_a、m_b、m_c对阶后的结果传送至第二运算模块；所述第二运算模块能够将尾数m_a、m_b、m_c对阶后的结果压缩为两项、能够执行过抵消检测操作。