[发明专利]使用多核心处理器执行顺序程序的控制装置

说明书

技术领域

本发明涉及一种控制机床的控制装置，特别涉及使用多核心处理器执行顺序程序的控制装置。

背景技术

图16是表示使用多核心处理器执行顺序程序的现有的数值控制装置的结构的图。

数值控制装置10具备数值控制部11、PMC部12、伺服电动机控制部13、放大器接口部14。数值控制部11具备处理器核心20、第一等级的高速缓冲存储器(L1高速缓冲存储器)21、第二等级的高速缓冲存储器(L2高速缓冲存储器)22、DRAM24、外围LSI25，各要素经由总线23相互连接。PMC部12具备处理器核心30、第一等级的高速缓冲存储器(L1高速缓冲存储器)31、第二等级的高速缓冲存储器(L2高速缓冲存储器)32、DRAM34、外围LSI35，各要素经由总线33相互连接。机械侧IO单元16经由现场总线17与PMC部12的外围LSI35连接。

伺服电动机控制部13具备伺服控制部处理器40、外围控制LSI45。各要素经由总线43相互连接。放大器接口部14具备外围控制LSI55。电动机控制用放大器18经由串行伺服总线19与放大器接口部14的外围控制LSI55连接。数值控制部11、PMC部12、伺服电动机控制部13以及放大器接口部14经由内部总线15相互连接。

作为数值控制装置10全体的主要的处理器的数值控制部11的处理器核心20在以固定周期产生的每个中断，经由内部总线15读取PMC部12和伺服电动机控制部13中的运算结果，并相同地经由内部总线15将根据该运算结果运算出的结果写入到PMC部12和伺服电动机控制部13。

在控制机床的数值控制装置那样的控制装置中，为了实时地控制伺服电动机的位置和速度，需要以固定的周期在规定的时间内处理优先度高的大规模的顺序程序。该顺序程序的处理时间对数值控制装置的性能产生很大的影响。由于数值控制装置的功能追加造成的上述顺序程序的步骤数的增加，其处理时间也具有增加的倾向。如果该顺序程序的处理时间延长，则不只是压缩其他处理的处理时间，如果该顺序程序在规定的时间内无法完成处理，则无法形成为控制机床的系统。

主要通过处理器的高速化技术(动作频率、流水线、高速缓冲存储器、分支历史等)来解决该顺序程序的处理时间的问题。其中，处理器的动作频率的高速化、高速缓冲存储器的大容量化的作用大。

但是，近年来，由于消耗电力和发热量的增加的问题，处理器的动作频率达到极限，安装多个抑制动作频率的节电型的核心的多核心处理器成为主流。在数值控制装置中，如日本特开2014-35564号公报所公开的那样，提出了使用多核心处理器的结构。

在多核心处理器中，可以预见通过由各核心并行地执行线程化的程序来提高性能，另一方面，在执行难以线程化的顺序程序时，存在以下这样的高速缓冲存储不命中增加的问题。

在多核心处理器中，大多采取在多个核心中共享第二等级及其以下的高速缓冲存储器的结构。在这样的结构的多核心处理器中，在通过一个核心执行上述顺序程序的过程中，如果通过共享高速缓冲存储器的其他核心执行其他程序，则会产生其他程序对共享高速缓冲存储器的改写。因此，与通过具有相同容量的高速缓冲存储器的单核心的处理器执行的情况相比，容易产生顺序程序中的高速缓冲存储不命中。

在产生了高速缓冲存储不命中的情况下，处理器从存储了顺序程序的存储器读出执行处理所需要的数据，根据需要将新的数据存储在高速缓冲存储器中。因此与能够利用高速缓冲存储器的情况相比，需要更多的处理时间。

并且，在执行超过第一等级的命令高速缓冲存储器的容量的大规模的顺序程序的情况下，整个程序无法一次容纳在命令高速缓冲存储器中。因此，在执行顺序程序的过程中，产生命令高速缓冲存储器的改写，或存储器读出的等待时间使程序的处理时间延长。

作为减轻上述高速缓冲存储不命中的方法，已知将连续的存储块预读到命令高速缓冲存储器的命令高速缓冲存储器的预取功能。通过预取，高速缓冲存储命中率提高，但难以消除高速缓冲存储不命中。例如，在动态的条件分支中，产生因投机性的预取的失败造成的高速缓冲存储不命中。另外，与处理器的动作频率相比，存储器的读出速度慢，因此有时也来不及进行预取而产生存储器的读出等待。

发明内容

因此，本发明的目的在于，为了解决上述现有技术的问题点，提供一种控制装置，其使用多核心处理器，不产生高速缓冲存储不命中地执行顺序程序。

本发明的控制装置具备多核心处理器，该多核心处理器具备多个具有独立的命令高速缓冲存储器的核心，所述控制装置执行超过上述命令高速缓冲存储器的容量的大小的顺序程序。