[发明专利]用于流水线处理具有纠错译码的存储器操作的方法

说明书

本发明揭示了用于流水线处理具有纠错译码的存储器操作的设备及方法。本发明揭示了一种用于流水线处理连续写入掩码操作的方法，其中第二写入掩码操作的第二读取操作发生在第一写入掩码操作的纠错码计算期间。所述方法可进一步包含在所述第二写入掩码操作的所述纠错码计算期间写入来自所述第一写入掩码操作的数据。本发明揭示了一种用于流水线处理连续操作的方法，其中如果所述第一操作并非写入掩码操作，那么可取消第一读取操作。本发明揭示了一种包含具有单独全局读写输入‑输出线的存储器的设备。

背景技术

已经减少了半导体存储器的特征尺寸以产生更小的存储器组件及/或在相同面积中提供更多的存储器容量。提供给半导体存储器的电压电平也被降低以限制功耗。随着存储器单元的尺寸及/或电压的降低，存储在每一存储单元中的电荷电平也可减小。这降低了基于存储的电荷检测存储器单元的数据状态的错误的余量。减少的错误余量可使存储器装置更容易出现软错误，例如，α粒子相互作用。归因于例如可变刷新时间(VRT)的弱单元，存储器装置也可能容易出现其它错误。当一或多个存储器单元在常规存储器刷新循环期间刷新单元之前丢失存储在单元中的电荷时，可能会发生错误。归因于高泄漏电流、初始充电不良及/或单元中的额外缺陷，单元可能以异常速率丢失电荷。此类错误可能会导致存储器装置中的随机单位错误。

纠错码(ECC)可结合存储器使用以补偿及/或校正存储器单元中的数据错误。ECC的实例包含汉明码及奇偶校验位。虽然ECC可提高存储器的数据完整性，但是其也可能增加一或多个存储器操作所需的时间。这可能会降低存储器性能。

发明内容

根据本发明的实施例，一种设备可包含：存储器阵列，其包含多个存储器单元；写入驱动器，其由全局写入I/O线耦合到所述存储器阵列，其中所述写入驱动器可经配置以向所述多个存储器单元提供数据；数据感测放大器，其由全局读取I/O线耦合到所述存储器阵列，其中所述数据感测放大器可经配置以接收存储在所述多个存储器单元中的数据；错误控制码电路，其由局部写入数据线耦合到所述写入驱动器且进一步由局部读取数据线耦合到所述数据感测放大器，其中所述错误控制码电路可经配置以从全局写入数据线接收数据且经由全局读取数据线发送数据；及控制电路，其可经配置以向所述存储器阵列、写入驱动器、数据感测放大器及错误控制电路提供控制信号，其中所述控制电路可进一步经配置以检测两个连续写入掩码操作且将所述两个写入掩码操作的执行流水线处理，其中所述两个连续写入掩码操作中的第二写入掩码操作可在所述两个连续写入掩码操作中的第一写入掩码操作完成执行之前开始执行。

根据本发明的实施例，一种方法可包含在存储器中执行第一读取操作以读取第一读取数据；将用于第一读取数据的纠错码进行比较以确定所述第一读取数据中的错误；校正所述第一读取数据中的错误；在执行所述第一读取操作之后对局部输入-输出线进行预充电；在所述存储器中执行第二读取操作以在用于所述第一读取数据的所述纠错码的所述比较期间读取第二读取数据；将所述第一读取数据与待写入在所述存储器中的第一写入数据合并以提供第一经合并数据；对所述第一经合并数据计算第一新的纠错码；执行第一写入操作以在所述存储器中写入所述第一经合并数据；将用于第二读取数据的纠错码进行比较以确定在所述第一读取数据与所述第一写入数据的所述合并期间从第二地址读取的数据中的错误；校正所述第二读取数据中的错误；将所述第二读取数据与待写入在所述存储器中的第二写入数据合并以提供经合并数据；对所述第二经合并数据计算第二新的纠错码；及执行第二写入操作以在所述存储器中写入所述第二经合并数据。

根据本发明的实施例，一种方法可包含：在所述存储器处接收第一数据信号；从所述存储器中的第一地址读取第一读取数据；对所述第一读取数据计算纠错码；将来自所述第一数据信号的数据与所述第一读取数据合并以产生第一新数据；对所述第一新数据计算纠错码；在所述存储器处接收第二数据信号；在用于所述第一新数据的所述纠错码的所述计算期间从所述存储器中的第二地址读取第二读取数据；对所述第二读取数据计算纠错码；将来自所述第二数据信号的数据与所述第二读取数据合并以产生第二新数据；对所述第二新数据计算纠错码；将所述第一新数据写入到所述存储器中的所述第一地址；及将所述第二新数据写入到所述存储器中的所述第二地址。