[发明专利]具有有限状态机控制的可重配置测试访问端口

说明书

处理器包括用于实现具有有限状态机控制的可重配置测试访问端口的逻辑。多个测试访问端口每个可以包括有限状态机，用于能够对处理器实现不同测试接口，其包括JTAG IEEE 1149.1、JTAG IEEE 1149.7和串行线调试。

技术领域

本公开关于处理逻辑、微处理器和关联指令集架构的领域，该指令集架构在由处理器或其他处理逻辑执行时执行逻辑、数学或其他函数运算。

背景技术

微处理器（或简单地“处理器”）可通过测试访问端口支持外部测试，这些测试访问端口可以用于调试处理器功能性。处理器测试访问的一个标准是联合测试行动小组（JTAG）标准，也称为IEEE 1149.1标准测试访问端口和边界扫描架构，其可使用四个接口引脚和一个可选引脚来实现。使用两个引脚的处理器测试访问的其他标准包括JTAG（IEEE 1149.7）和ARM Holdings, Ltd.（ARM调试接口v5）的串行线调试（SWD）。因为这样的标准之间的架构差异，具有不同外部调试工具的处理器测试访问端口的互操作性可能受到限制。

附图说明

实施例通过示例并且没有限制地在附图的图中图示。

图1A是根据本公开的实施例用处理器形成的示范性计算机系统的框图，该处理器可以包括执行单元用于执行指令。

图1B图示根据本公开的实施例的数据处理系统。

图1C图示用于执行文本串比较操作的数据处理系统的其他实施例。

图2是根据本公开的实施例对于处理器的微架构的框图，该处理器可以包括逻辑电路用于执行指令。

图3A图示根据本公开的实施例的多媒体寄存器中的各种封装数据类型（packeddata type）表示。

图3B图示根据本公开的实施例的可能寄存器中数据存储格式。

图3C图示根据本公开的实施例的多媒体寄存器中的各种有符号和无符号封装数据类型表示。

图3D图示操作编码格式的实施例。

图3E图示根据本公开的实施例的另一个可能操作编码格式，其具有四十个或以上的位。

图3F图示根据本公开的实施例的再另一个可能操作编码格式。

图4A是图示根据本公开的实施例的有序流水线和寄存器重命名段、乱序发出/执行流水线的框图。

图4B是图示根据本公开的实施例要包括在处理器中的有序架构代码和寄存器重命名逻辑、乱序发出/执行逻辑的框图。

图5A是根据本公开的实施例的处理器的框图。

图5B是根据本公开的实施例的核的示例实现的框图。

图6是根据本公开的实施例的系统的框图。

图7是根据本公开的实施例的第二系统的框图。

图8是根据本公开的实施例的第三系统的框图。

图9是根据本公开的实施例的芯片上系统的框图。

图10图示根据本公开的实施例的处理器，其包含可以执行至少一个指令的中央处理单元和图形处理单元。

图11是图示根据本公开的实施例IP核的开发的框图。

图12图示根据本公开的实施例、不同类型的处理器如何可以仿真第一类型的指令。

图13图示根据本公开的实施例对比用于将源指令集中的二进制指令转换成目标指令集中的二进制指令的软件指令转换器的使用的框图。

图14是根据本公开的实施例的处理器的指令集架构的框图。