[发明专利]用于信号处理的混合架构

说明书

配置可编程集成电路的系统和方法。信号处理加速器(SPA)阵列包括在可编程集成电路中。SPA阵列与现场可编程门阵列(FPGA)分离，并且SPA阵列被配置为接收来自FPGA的输入数据并且可编程为至少对输入数据执行滤波功能以获得输出数据。

相关申请的交叉引用

本公开要求于2013年9月20日提交的美国临时申请号61/880,275和于2014年9月22日提交的美国申请号14/492,717的优先权，其以整体内容通过引用并入本文。

背景技术

一般地，诸如现场可编程门阵列(FPGA)的可编程逻辑器件(PLD)包括执行逻辑操作的成千上万的可编程逻辑单元。例如，每个这样的逻辑元件(“LE”)可以包括查找表(“LUT”)、寄存器和少量的其他电路装置。LUT可以编程为产生逻辑信号，其是LUT的输入的任何逻辑组合或功能。LE可以关于是否和如何使用寄存器和什么控制信号(例如，时钟、时钟使能、清除等等)被选择用于施加给寄存器可以是可编程的。除LE外，FPGA通常包括用于以许多不同方式中的任一种传达至LE、自LE和/或LE之间的信号的互连电路装置。这允许单独的LE的相对简单的逻辑能力连结以执行相当大的复杂性的逻辑任务。

在FPGA架构中已经变得日益标准的是，将专用或“硬”块添加到可编程逻辑以将共同功能性添加到FPGA。这些功能块包含适于特定逻辑操作的专用逻辑器件，诸如串行器、解串器、滤波器、加法器、乘法与累加(MAC)电路和锁相环(PLL)。逻辑单元和功能块通过可配置的互连网络相互连接。可配置的互连网络选择性地路由逻辑单元与功能块之间和中间的连接。通过配置逻辑单元、功能块和互连网络的组合，可编程器件可以适于实际上执行任何类型的信息处理功能。添加到FPGA的专用块可以减少功能的大小或改进临界速度块的性能。专用块的进一步的吸引力在于，固定实施方式提供一致的实施方式的益处，这减少时序收敛的工作量。

专用块的主要特性之一在于，其往往在使用时提供戏剧性益处。然而，罕见的是，使用所有专用块并且有时根本不使用专用块。在将专用块添加到FPGA中的一些主要障碍在于1)专用块对于一些用户而言是极大的优点，但是可能有时对于其他用户而言是浪费的区域，和2)利用太多不同的构件和变型制造FPGA的家族不是成本效益的，并且常常直到定义专用块应当包括在设计中的器件之后很久才知道。

发明内容

本公开涉及集成电路器件，并且特别地涉及具有用于信号处理的混合架构的这样的器件。

根据本发明的实施例，公开了用于配置可编程集成电路器件的系统和方法。可编程集成电路包括信号处理加速器(SPA)阵列。SPA阵列与现场可编程门阵列(FPGA)分离，并且SPA阵列被配置为接收来自FPGA的输入数据并且可编程为至少执行对输入数据的过滤功能以获得输出数据。

在一些实施例中，可编程集成电路包括配置SPA阵列中的SPA对之间的连接的可配置的互连网络，其中，SPA阵列布置在SPA的二维网格中。SPA阵列可以布置在SPA的至少两个二维网格中，并且可配置的互连网络可以包括至少两个二维网格之间的一个或多个连接，使得在可配置的互连网络的特定配置中绕过至少两个二维网格中的至少一个二维网格。当配置FPGA时，可以设定可配置的互连网络。

可编程集成电路可以包括将数据提供给SPA阵列中的第一SPA的至少一个输入存储器缓冲器、接收来自SPA阵列中的第一SPA的数据的至少一个输出存储器缓冲器或者二者。当存在至少一个输入存储器缓冲器和至少一个输出存储器缓冲器二者时，接收来自输入存储器缓冲器的数据的SPA可以或者可以不与将数据提供给输出存储器缓冲器的SPA相同。SPA阵列中的SPA中的至少一些SPA可以各自包括至少三个存储器块、加法器、乘法器和累加器。在一些实施例中，SPA阵列中的至少两个SPA被布置为处理相同输入数据。