[发明专利]具有流水线式算术逻辑单元的异步处理器的系统和方法

说明书

本发明实施例用于提供一种具有流水线式算术逻辑单元的异步处理器。所述异步处理器包括：用于存储指令的非暂时性存储器和设置成环形架构的用于传递令牌的多个指令执行单元(XU)。所述多个XU的每个XU包括配置成从所述非暂时性存储器提取第一指令并执行所述第一指令的逻辑电路。所述逻辑电路还配置成从所述非暂时性存储器提取第二指令，并且不论所述多个XU的一个XU是否保持用于写入所述第一指令的令牌，均执行所述第二指令。所述逻辑电路还配置成在提取所述第二指令后将所述第一指令写入所述非暂时性存储器。

相关申请交叉引用

本申请要求SHI Wuxian等人于2013年9月6日提交的申请号为61/874,909、发明名称为“具有流水线式算术逻辑单元的异步处理器的方法和装置”的美国临时申请的优先权，其全部内容通过引用结合在本申请中，并且要求于2014年9月4日提交的、申请序列号为14/477,536、发明名称为“具有流水线式算术逻辑单元的异步处理器的方法和装置”的美国专利申请的优先权，其全部内容通过引用结合在本申请中。

技术领域

本发明涉及异步处理，尤其涉及具有流水线式算术逻辑单元的异步处理器的系统和方法。

背景技术

微流水线(micropipeline)为异步处理器设计的一种基本组件。微流水线的重要构件包括会合(RENDEZVOUS)电路，例如，一连串穆勒-C(穆勒-C)元件。穆勒-C元件使得数据在当前计算逻辑级完成并且下一计算逻辑级准备开始时能够进行传递。取代使用非标准穆勒-C元件来实现两个无时钟(不使用时钟定时)计算电路逻辑之间的握手协议的是，异步处理器复制整个处理块(包括所有的计算逻辑级)并使用一系列令牌(token)和令牌环来模拟流水线。每个处理块包含令牌处理逻辑，用以在没有计算逻辑级之间的时间或时钟同步的情况下控制令牌的使用。因此，处理器设计被称为异步或无时钟处理器设计。令牌环调节对系统资源的访问。令牌处理逻辑按顺序接受、保持并传递相互之间的令牌。当一令牌处理逻辑保持一令牌时，所述处理块被授予独占访问对应于该令牌的资源的权利，直到该令牌被传递给所述令牌环中的下一令牌处理逻辑。需要一种改进的且更有效的异步处理器架构，例如具有较短延时或延迟的计算能力的处理器。

发明内容

根据一实施例，一种由异步处理器执行的方法，包括：在所述异步处理器的指令执行单元(XU)提取第一指令，在所述XU中执行所述第一指令。在所述XU一经保持用于提取下一指令的令牌，就提取第二指令。在所述XU一经保持用于启动所述下一指令的令牌，就执行所述第二指令。

根据另一实施例，一种由异步处理器的算术逻辑单元(ALU)执行的方法，包括：提取第一指令，并执行所述第一指令。在将所述第一指令写入存储器之前，提取第二指令。在所述ALU执行所述第二指令。

根据又一实施例，一种用于异步处理器的装置包括：非暂时性存储器，用于存储指令；以及设置成环形架构的用于传递令牌的多个指令执行单元(XU)。所述多个XU的每个XU包括逻辑电路，该逻辑电路配置成：从所述非暂时性存储器提取第一指令；执行所述第一指令；从所述非暂时性存储器提取第二指令。所述逻辑电路还配置成，不论所述多个XU的一个XU是否保持用于写入所述第一指令的令牌，均执行所述第二指令。

为了可以更好地理解本发明的以下详细描述，前述内容已相当广泛地概述了本发明实施例的特征。以下将对本发明实施例的附加特征和优点进行描述，其形成本发明权利要求的主题。本领域技术人员应当理解，可以很容易地将所公开的概念和具体实施例用作修改或设计用于执行本发明的相同目的的其它结构或过程的基础。本领域技术人员还应该认识到，这种等效构造并不脱离所附权利要求中阐述的本发明的精神和范围。

附图说明

为了更完整地理解本发明及其优点，现结合附图参考以下描述，其中：

图1示出了一种萨瑟兰异步微流水线架构；

图2示出了一种令牌环架构；