[发明专利]使用双PHY来支持多个PCIE链路宽度的存储器和控制器

说明书

本文中描述的系统使得PCIe设备部件能够与多个PCIe拓扑结构以及与不同配置的主机系统一起使用。在一些情况下，利用多个不同的PHY和PCIe核，以增加可以满足于主机接口设计的应用和/或规格的数量。此外，本文中描述的一些系统可以包括多个同步器、时钟倍频器单元和选择器，以创建能够被配置用于多个应用的主机接口。尽管增加了本文中所公开的系统的使用的灵活性，但是对于基于PCIe的设备，仍然可以通过使用本公开内容的系统来降低成本。

技术领域

本公开内容涉及非易失性存储子系统，包括但不限于闪盘驱动器。更具体地，本公开内容涉及用于使用快速外围部件互连(PCIe)连接器来在存储设备控制器和主机系统的根复合体(root complex)之间进行通信的非易失性存储子系统的系统和方法。

背景技术

PCIe是用于高速串行扩展卡的标准，该标准被设计为取代包括PCI标准和AGP标准的多个较老的标准。PCIe可以被用于各种各样的扩展卡，包括显卡和网卡。此外，PCIe标准可以被用于固态驱动器。

与PCIe标准兼容的设备可以包括各种各样的部件，并且可以以多种大小和形式因子出现。例如，PCIe兼容设备可以包括一个通道、四个通道或十六个通道。此外，PCIe兼容设备可以被设计为成迷你卡，其可以与膝上型计算机一起使用。

发明内容

本发明的实施例包括一种存储设备，其包括多个非易失性固态存储器设备、快速外围部件互连PCIe连接器集合以及控制器，快速外围部件互连PCIe连接器集合被配置为接收来自主机系统的存储器访问命令，控制器被配置为接收并且处理用于访问多个非易失性固态存储器设备的存储器访问命令，控制器包括主机接口，主机接口包括多个物理接口PHY、一个或多个PCIe核以及同步器，每个PHY被配置为与来自PCIe连接器集合的PCIe连接器子集进行通信，其中多个物理接口PHY中的至少一个包括双PCIe PHY，从而使得主机接口能够与多个PCIe拓扑结构一起被使用，其中每个PHY包括时钟倍频器单元，其被配置为对在主机接口处接收的时钟信号进行倍频，同时保持与时钟信号的提供者系统的同步性，一个或多个PCIe核被配置为对经过多个物理接口PHY的信号进行处理，同步器被配置为使每个PHY的时钟信号同步。

本发明的实施例包括一种用于快速外围部件互连PCIe卡的控制器，该控制器包括多个物理接口PHY、一个或多个PCIe核以及同步器，多个物理接口PHY中的每个PHY被配置为与来自PCIe连接器集合的PCIe连接器子集进行通信，其中，至少一个PHY与至少一个其它PHY相比，支持不同数量的PCIe连接器，从而使得控制器能够与多个PCIe卡拓扑结构一起被使用，其中每个PHY包括时钟倍频器单元，其被配置为对在控制器处接收的时钟信号进行修改，同时保持与时钟信号的提供者系统的同步性，一个或多个PCIe核被配置为与多个物理接口PHY进行通信，同步器被配置为使每个PHY的时钟信号同步。

本发明的实施例包括一种控制器，该控制器包括多个物理接口PHY、一个或多个处理核以及同步器，多个物理接口PHY中的每个PHY被配置为与来自PCIe接口连接器集合的PCIe接口连接器子集进行通信，其中，至少一个PHY与至少一个其它PHY相比支持不同数量的PCIe接口连接器，其中每个PHY包括时钟倍频器单元，其被配置为对在控制器处接收的时钟信号进行修改，同时保持与时钟信号的提供者系统的同步性，一个或多个处理核被配置为与多个物理接口PHY进行通信，同步器被配置为使每个PHY的时钟信号同步。

附图说明

遍及附图，附图标记被重新使用以指示所引用的元件之间的对应。提供附图以示出本文描述的本发明的实施例，而非对其范围进行限制。

图1A是示出了经由x4PCIe链路与存储设备相通信的主机系统的例子的框图。

图1B是示出了与图1A中所示的存储设备相通信的主机系统的更详细的例子的框图。

图1C是示出了图1B中所示的主机接口的更详细的例子的框图。