[发明专利]具有早期解码终止检测的解码器

说明书

本申请公开了具有早期解码终止检测的解码器的实施例。所述解码器能够提供灵活且可扩展的解码和早期终止检测，特别是在使用准循环低密度奇偶校验码(QC LDPC)解码时。在一个实施例中，控制器使用包括多个层的编码矩阵来迭代地解码数据单元。响应于确定来自多于一个层解码操作的解码的数据单元满足奇偶校验方程并且来自多于一个层解码操作的解码的数据单元相同，控制器终止对数据单元的解码。有利地，终止对数据单元的解码能够减小解码该数据单元所执行的迭代的数量。

技术领域

本公开涉及计算机系统的数据存储系统。更具体地，本公开涉及具有早期解码终止检测的解码器。

背景技术

非易失性存储器阵列经常具有有限的耐久性。存储器阵列的耐久性典型地取决于使用模式和磨损。另外，该耐久性取决于所使用的非易失性存储器阵列的类型。例如，具有多层单元(MLC)NAND介质的存储器阵列典型地比具有单层单元(SLC)NAND介质的存储器阵列具有更短的耐久性。为了保护存储在存储器阵列的用户数据不受可能由缩小的耐久性导致的讹误，能够与用户数据一起生成并存储奇偶校验数据，以便于错误检测和/或校正。奇偶校验数据的解码可能费时且是资源密集的。因此，期望提供用于解码奇偶校验数据的更高效的机制。

附图说明

现在将参考下面的附图描述实施本发明的各种特征的系统和方法，在附图中：

图1示出了根据本发明的一个实施例的实现具有早期解码终止检测的解码器的主机系统和数据存储系统的组合。

图2示出了根据本发明的一个实施例的用于解码数据的解码矩阵。

图3示出了根据本发明的一个实施例的解码器的框图。

图4示出了根据本发明的一个实施例的早期检测模块的框图。

图5是示出了根据本发明的一个实施例的早期终止检测的过程的状态图。

图6是示出了根据本发明的一个实施例的解码过程和早期终止检测过程的时序的时序图。

图7是示出了根据本发明的一个实施例的具有早期终止检测的解码过程的流程图。

图8-10是示出了根据本发明的各种实施例的早期检测模块的框图。

具体实施方式

尽管描述了特定实施例，但这些实施例仅以示例的方式呈现，并且不是想要限制保护的范围。实际上，本文所描述的新颖的方法和系统可以以各种其他形式实施。此外，可以以本文所描述的方法和系统的形式进行各种省略、替换、和改变，而没有脱离保护的范围。

概述

数据存储系统(诸如固态驱动器)典型地包括与一个或多个的非易失性存储器阵列耦接的一个或多个的控制器。取决于所使用的非易失性存储器阵列的类型，作为例如读/写干扰、数据保留的丢失和/或耐久性的丧失的结果，存储的数据可能遭受讹误。数据存储系统能够利用一个或多个的纠错或者错误编码机制来检测和/或校正存储数据中的错误。一种这样的机制能够在写用户数据时确定奇偶校验数据(诸如奇偶校验数据)。奇偶校验数据能够被存储在例如存储器阵列中。当存储的用户数据被取回时，奇偶校验数据能够用作解码过程的一部分，以确定所取回的用户数据的完整性。如果检测到一个或多个的错误，那么可以校正这样的错误。