[发明专利]可重构逻辑器件

说明书

本发明可提供一种面积小且重构性高的可重构逻辑器件。本发明是一种可重构逻辑器件，具有多个多查找表单元，且根据构成数据信息而构成多个逻辑电路，且各个多查找表单元具备：构成存储器，存储构成数据；数据输入线；数据输出线；以及可重构逻辑多路复用器，响应所述构成数据而选择性地使从所述数据输入线的数据输入与向所述数据输出线的所述数据输出结合，及/或，响应所述构成数据而将对于所述数据输入进行逻辑运算所得的数据向所述数据输出线进行数据输出；且利用所述数据输入线及所述数据输出线将邻近的所述多查找表连接。

技术领域

本发明涉及一种可重构逻辑器件。

背景技术

FPGA(Field-Programmable Gate Array，现场可编程门阵列)等可重构(可编程或可写入)的半导体装置是因为由其可再写入性所赋予的灵活性而被广泛使用(例如专利文献1)。

通常的岛型(island style)FPGA包含逻辑要素CLB(Configurable LogicBlocks，可配置逻辑块)、开关要素SB、CB及输入输出要素IOB。

逻辑要素CLB是实现组合电路的可编程要素，CLB各自包含数据触发器(DFF)、或LUT(Look Up Table，查找表)等。k输入的LUT(k-LUT)是使用2的k次方个SRAM(StaticRandom Access Memory，静态随机存取存储器)胞，而实现k变数的函数。例如为以下方式：将任意的逻辑函数的真值表保持在SRAM，根据输入而参照真值表进行输出。

而且，为了在使逻辑功能部分链接的CLB间产生信号路径，在CLB间配置可切换信号路径的开关要素CB、SB。开关要素CB是设定在逻辑块LB与配线信道之间的要素，且开关要素SB是在纵向与横向的配线交叉的部分进行纵横的配线间的设定的要素。

所谓输入输出要素IOB，是指承担器件的输入输出与逻辑要素LB之间的接口的作用的构成要素。

申请人或发明者正在开发一种利用存储元单元实现电路构成的“MPLD(Memory-based Programmable Logic Device，基于存储器的可编程逻辑器件)”(注册商标)。MPLD是例如示于下述专利文献1中。MPLD是将称为MLUT(Multi Look-Up-Table，多查找表)的存储器阵列相互连接。MLUT是存储真值数据而构成配线要素及逻辑要素。MPLD是通过将该MLUT排列成阵列状并相互连接而实现与FPGA大致同等的功能。而且，MPLD是通过利用真值表数据将MLUT用作逻辑要素与配线要素两者而使逻辑区域与配线区域具有灵活性的器件(例如专利文献2)，与具有存储元单元间的连接所专用的切换电路的FPGA不同。

背景技术文献

专利文献

专利文献1：国际公开第2002/538652号

专利文献2：国际公开第2007/060763号

发明内容

[发明要解决的问题]

如上所述，FPGA为可重构装置，但面积大于ASIC(Application SpecificIntegrated Circuit，专用集成电路)。其原因在于，配线与开关占据整体面积的约70～80％。而且，FPGA是通过逻辑要素与配线要素各不相同的装置来实现，所以重构上存在限制。

根据本发明的一实施方式，提供一种面积小且重构性高的可编程逻辑器件。

[解决问题的技术手段]

解决所述问题的实施方式是由以下项目组表示。

1.一种可重构逻辑器件，具有多个多查找表单元，且根据构成数据信息而构成多个逻辑电路；且

各个多查找表单元具备：