[发明专利]可重构逻辑器件

权利要求书

1.一种可重构逻辑器件，具有多个多查找表单元，且根据构成数据信息而构成多个逻辑电路；且

各个多查找表单元具备：

构成存储器，存储构成数据；

数据输入线；

数据输出线；以及

可重构逻辑多路复用器，响应所述构成数据而选择性地使从所述数据输入线的数据输入与向所述数据输出线的所述数据输出结合，及/或，响应所述构成数据而将对于所述数据输入进行逻辑运算所得的数据向所述数据输出线进行数据输出；且

利用所述数据输入线及所述数据输出线将邻近的所述多查找表连接。

2.根据权利要求1所述的可重构逻辑器件，其构成为，所述构成数据包含规定逻辑运算值及/或接线路径的多个真值表数据，且根据所述数据输入而选择所述多个真值表数据中的任一个。

3.根据权利要求1所述的可重构逻辑器件，其中所述可重构逻辑多路复用器存在多个，且针对所述数据输入线的方向与所述数据输出线的方向的每一种组合而设置。

4.根据权利要求1所述的可重构逻辑器件，其还具备保持部，所述保持部是保持从所述构成存储器读出的构成数据，并且将所述保持的构成数据输出到所述可重构逻辑多路复用器。

5.根据权利要求4所述的可重构逻辑器件，其中所述可重构逻辑多路复用器是根据从所述数据输入线的数据输入，而选择并输出保持在所述保持部的构成数据中的任一个。

6.根据权利要求1所述的可重构逻辑器件，其中所述多查找表的数据输入线是连接于邻接的另一所述多查找表的数据输出线。

7.根据权利要求1所述的可重构逻辑器件，其中所述构成存储器包含针对每一数据输出方向所准备的多个构成存储器。

8.根据权利要求1所述的可重构逻辑器件，其具备在输出到所述构成存储器的地址的输入时序产生时钟的时钟转换检测部，且所述构成存储器是与所述时钟同步地动作。

9.根据权利要求2所述的可重构逻辑器件，其构成为，所述构成存储器存储多个构成数据，所述多个构成数据中的任一个被输出到连接于所述构成存储器的第二地址线的第二数据输出线，根据所述第二地址线的输入而特定出所述多个真值表数据。

10.根据权利要求2所述的可重构逻辑器件，其构成为，所述构成存储器存储多个构成数据，且根据与外部连接的第二地址线的输入而特定出所述多个真值表数据。

11.一种控制方法，是具有多个多查找表单元且根据构成数据信息而构成多个逻辑电路的可重构逻辑器件的控制方法；且

各个多查找表单元具备：

构成存储器，存储构成数据；

数据输入线；

数据输出线；以及

可重构逻辑多路复用器；且

通过所述数据输入线及所述数据输出线而连接于邻近的所述逻辑电路；

所述可重构逻辑多路复用器是响应所述构成数据而选择性地将从所述数据输入线的数据输入与向所述数据输出线的所述数据输出结合；且

响应所述构成数据而将对于所述数据输入进行逻辑运算所得的数据向所述数据输出线进行数据输出。

12.根据权利要求11所述的控制方法，其中所述可重构逻辑器件还具备保持部，所述保持部是保持从所述构成存储器读出的构成数据，并且将所述保持的构成数据输出到所述可重构逻辑多路复用器；且

所述可重构逻辑多路复用器是根据从所述数据输入线的数据输入，而选择并输出保持在所述保持部的构成数据中的任一个。

13.根据权利要求11所述的控制方法，其中可重构逻辑器件具备在输出到所述构成存储器的地址的输入时序产生时钟的时钟转换检测部，且所述构成存储器是与所述时钟同步地动作。

14.一种存储媒体，存储程序，

所述程序，用来控制可重构逻辑器件，且

所述可重构逻辑器件是：

具有多个多查找表单元，且根据构成数据信息而构成多个逻辑电路；

各个多查找表单元具有：

构成存储器，存储构成数据；

数据输入线；以及

数据输出线；且

使所述多查找表单元执行如下处理：

选择性地将从所述数据输入线的数据输入与向所述数据输出线的所述数据输出结合；

响应所述构成数据而将对于所述数据输入进行逻辑运算所得的数据向所述数据输出线进行数据输出。