[实用新型]一种串化-解串电路

说明书

技术领域

本申请涉及串化-解串领域，特别涉及一种串化-解串电路。

背景技术

随着技术的发展，人们对信号传输过程中数据误码率的要求越来越高。

现有的并串行转换电路的主要问题是抖动，从预期到实际信号的转换存在时间偏差；并串行转换电路发送端的锁相环产生的快速时钟信号也会定时抖动，这个时钟信号驱动并串行转换器的序列化电路时，抖动被传递到该串行数据，如此一来，更多的抖动被添加到该串行数据。高速串行数据传输中抖动的峰-峰值必然会影响误码率，在接收端电路数据恢复模块中不正确的跟踪抖动会导致一些错误。

因此，如何降低传输过程中数据的误码率是本领域技术人员目前需要解决的技术问题。

实用新型内容

本申请所要解决的技术问题是提供一种串化-解串电路，解决了现有技术中传输过程中数据的误码率比较高的问题。

其具体方案如下：

一种串化-解串电路，包括：

发送端和接收端；

所述发送端的输出端通过高速串行通道与所述接收端的输入端相连接；

所述发送端包括并串行转换器和第一时钟信号发生器；

所述接收端包括串并行转换器、数据缓冲电路和第二时钟信号发生器，所述串并行转换器的输出端与所述数据缓冲电路的输入端相连接；

所述串并行数据转换器包括时钟和数据恢复电路和串行数据电路，所述时钟和数据恢复电路的输出端与所述串行数据电路的输入端相连接。

上述的串化-解串电路，优选的，所述第一时钟信号发生器采用锁相环电路。

上述的串化-解串电路，优选的，所述第二时钟信号发生器采用延迟锁相环。

上述的串化-解串电路，优选的，所述延迟锁相环采用压控延迟线。

上述的串化-解串电路，优选的，所述并串行转换器包括：

第一内置自测试发生器、多路复用器和线路驱动器；

所述内置自测试发生器的输出端与所述多路复用器的输入端相连接；

所述多路复用器的输出端与所述线路驱动器相连接。

上述的串化-解串电路，优选的，所述串并行转换器还包括：

输入监控电路、校准电路、多路分解器和第二内置自测试发生器；

所述输入监控电路的输入端经衰减器与所述线路驱动器的输出端相连接；

所述多路分解器的输出端与所述校准电路的输入端相连接，所述校准电路的输出端分别与所述第二内置自测试发生器的输入端和所述多路复用器的输入端相连接。

上述的串化-解串电路，优选的，所述多路复用器为10：1的多路复用器。

上述的串化-解串电路，优选的，所述多路解复用器为10:1的多路解复用器。

本申请提供的一种串化-解串电路，包括：发送端和接收端；所述发送端的输出端通过高速串行通道与所述接收端的输入端相连接；所述发送端包括并串行转换器和第一时钟信号发生器；所述接收端包括串并行转换器、数据缓冲电路和第二时钟信号发生器，所述串并行转换器的输出端与所述数据缓冲电路的输入端相连接；所述串并行数据转换器包括时钟和数据恢复电路，能够降低传输过程中数据的误码率。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是本申请的一种串化-解串电路实施例的结构示意图；

图2是本申请的并串转换器和串并转换器的结构示意图。

具体实施方式

本实用新型的核心是提供一种串化-解串电路，解决了现有技术中传输过程中数据的误码率比较高的问题。

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。