[实用新型]一种使用单端口存储单元的双端口静态随机存储器

权利要求书

1.一种使用单端口存储单元的双端口静态随机存储器，其特征在于，包括行译码器、单端口存储单元阵列、复制单元a、复制单元b、控制电路与预译码器、列译码器及读写数据通路、复制电路a、复制电路b、预译码选择器、读写控制状态机、读出数据串并转换电路和写入数据并串转换电路；

行译码器通过多条字线(wl)连接单端口存储单元阵列、复制单元a和复制单元b；行译码器还通过多条行预译码输出（rp）连接预译码选择器；

单端口存储单元阵列通过多条位线（BL）连接列译码器及读写数据通路；

复制单元a通过复制位线a（dwla）连接复制电路a；

复制单元b通过复制位线b（dwlb）连接复制电路b；

控制电路与预译码器通过多条端口a预译码输出（pa）和多条端口b预译码输出（pb）连接预译码选择器；控制电路与预译码器还通过本地写使能（lwe）和灵敏放大器使能（sae）连接列译码器及读写数据通路；控制电路与预译码器还通过写数据时钟（clk_d）连接写入数据并串转换电路；

列译码器及读写数据通路通过多条列预译码输出（cp）连接预译码选择器；列译码器及读写数据通路还通过读出数据（q）和灵敏放大器使能连接读出数据串并转换电路；列译码器及读写数据通路还通过写入数据（d）连接写入数据并串转换电路；

复制电路a通过复制字线a（dwla）和端口a复位信号（rseta）连接读写控制状态机；

复制电路b通过复制字线b（dwlb）和端口a复位信号（rsetb）连接读写控制状态机；

预译码选择器通过端口a、b选择信号（sel），端口a自定时信号（sa）和端口b自定时信号（sb）连接读写控制状态机；

读写控制状态机还通过端口a/b（sel）选择信号连接读数据串并转换电路和写入数据并串转换电路。

2.如权利要求1所述的一种使用单端口存储单元的双端口静态随机存储器，其特征在于，预译码选择器电路包括二选一选择器（401）、第一两输入或门（402）和第二两输入与门（403）；二选一选择器（401）的两个输入端分别连接端口a预译码输出（pa）和端口b预译码输出（pb），二选一选择器（401）的控制端连接端口a/b选择信号（sel）；第一两输入或门（402）的两个输入端分别连接端口a自定时信号（sa）和端口b自定时信号（sb）；二选一选择器（401）的输出端和第一两输入或门（402）的输出端连接第二两输入与门（403）的输入端，第二两输入与门（403）的输出端连接行预译码输出和列预译码输出（rp/cp）。

3.如权利要求1所述的一种使用单端口存储单元的双端口静态随机存储器，其特征在于，写入数据并串转换电路包括负锁存器（501）、正沿D触发器（502）、二选一选择器（503）和缓冲器（504）；负锁存器（501）的输入端D连接端口a写入数据（da），负锁存器（501）的使能端EN和正沿D触发器（502）的时钟脉冲输入端CK连接写入数据时钟（clk_d）；正沿D触发器（502）的输入端D连接端口b写入数据（db）；负锁存器（501）的输出端Q和正沿D触发器（502）的输出端Q连接二选一选择器（503）的两个输入端，二选一选择器（503）的控制端连接端口a/b选择信号（sel），二选一选择器（503）的输出端连接缓冲器（504）的输入端，缓冲器（504）输出端输出写入数据（d）至列译码器及读写数据通路。

4.如权利要求1所述的一种使用单端口存储单元的双端口静态随机存储器，其特征在于，读出数据串并转换电路包括第一负锁存器（601）、第二负锁存器（604）、第三负锁存器（605）、第一两输入与非门（602）和第二两输入与非门（603）；第一负锁存器（601）的数据输入端D连接端口a/b选择信号（sel），使能端EN连接灵敏放大器使能信号（sae），输出端D连接第一两输入与非门（602）的第二输入端，输出端QN连接第一两输入与非门（602）的第一输入端；第一两输入与非门（602）的第一输入端和第二两输入与非门（603）的第二输入端均连接灵敏放大器使能信号（sae）；第一两输入与非门（602）的输出端连接第二负锁存器（604）的使能端EN，第二两输入与非门（603）的输出端连接第三负锁存器（605）的使能端EN；第二负锁存器（604）和第三负锁存器（605）的数据输入端D均连接读出数据（q）。

5.如权利要求1所述的一种使用单端口存储单元的双端口静态随机存储器，其特征在于，读写控制状态机包括第一缓冲器（801）、第二缓冲器（809）、第一反相器（802）、第二反相器（808）、第三反相器（810）、第四反相器（812）、第五反相器（814）、第六反相器（815）、第七反相器（816）、第一两输入或非门（803）、第二两输入或非门（805）、第三两输入或非门（806）、第四两输入或非门（807）、第一两输入与门（804）、第二两输入与门（811）、NMOS晶体管（813）和PMOS晶体管（817）；本地时钟（lclk）连接第一反相器（802）的输入端、第一两输入与门（804）的第一输入端；端口a复位信号（rseta）连接第二两输入或非门（805）的第二输入端、第三两输入或非门（806）的第一输入端、第三反相器（810）的输入端和NMOS晶体管（813）的栅极；端口b复位信号（rsetb）连接第四两输入或非门（807）的第二输入端和第七反相器（816）的输入端；第一反相器（802）输出端连接第一两输入或非门（803）的第一输入端，第一两输入或非门（803）的第二输入端连接第二两输入或非门（805）的输出端和第一两输入与门（804）的第二输入端；第一两输入或非门（803）的输出端连接第二两输入或非门（805）的第一输入端；第一两输入与门（804）的输出端连接第一缓冲器（801）的输入端；第三两输入或非门（806）的第二输入端连接第四两输入或非门（807）的输出端和第二反相器（808）的输入端，第三两输入或非门（806）的输出端连接第四两输入或非门（807）的第一输入端；第七反相器（816）的输出端连接PMOS晶体管（817）的栅极，PMOS晶体管（817）的源极接VDD，漏极接NMOS晶体管（813）的漏极、第四反相器（812）的输入端、第五反相器（814）的输入端和第六反相器（815）的输出端；NMOS晶体管（813）的源极接VSS；第五反相器（814）的输出端接第六反相器（815）的输入端；第三反相器（810）的输出端和第四反相器（812）的输出端连接第二两输入与门（811）的连接输入端，两第二两输入与门（811）的输出端连接第二缓冲器（809）的输入端。