[发明专利]一种SRAM型FPGA的可靠性优化方法

说明书

技术领域

本发明涉及FPGA电路的可靠性设计技术领域，特比涉及一种SRAM型FPGA的可靠性优化方法。

背景技术

一直以来，FPGA电路由于其设计周期短，开发成本低等特点而受到电路设计者的广泛关注。伴随着芯片性能的不断提升，基于SRAM型FPGA的设计广泛应用于通信工程、工业控制、嵌入式开发等领域。但是，随着晶体管特征尺寸的缩小、晶体管密度的增大和工作电压的降低，SRAM型FPGA受软错误的影响更加严重。并且，软错误对SRAM型FPGA设计的影响会远远大于对ASIC设计的影响。在ASIC设计中，软错误会导致时序单元(例如触发器)瞬间发生状态翻转，一旦该时序单元被重新写入，则该时序单元可恢复正常状态。而在SRAM型FPGA设计中，由于电路的功能由FPGA内保存的SRAM配置比特决定，发生在配置位上的软错误可能会改变电路的逻辑功能，导致一个持续的故障效应，直至用正确的配置值回写刷新故障配置位。因此，随着制造工艺的进步，针对软错误的FPGA可靠性设计越来越受到关注。

针对SRAM型FPGA的可靠性设计可以在设计的各个阶段进行，如逻辑综合，工艺映射，布局布线等等。在逻辑综合过程中，可以通过引入逻辑屏蔽效应来提高电路的可靠性。在门级电路中，逻辑屏蔽效应是指当一个故障发生时，该故障效应有可能因为旁路控制值的存在而被屏蔽，不能传播到电路的输出，即该故障效应被逻辑屏蔽。相应的，在基于查找表的FPGA中，逻辑屏蔽效应表现为查找表的输入地址线上发生故障时，故障选择的查找表项与无故障选择的查找表项中保存着相同的逻辑值，因此故障效应不会传播到电路输出。在逻辑综合阶段，已有的针对SRAM型FPGA的可靠性设计方法可以分为两类：(1)利用电路自身布尔逻辑冗余提高电路可靠性及(2)利用电路空余逻辑资源提高电路可靠性两类。

第(1)类方案中，由于同一个电路功能存在多种电路实现形式，该类方法选择含逻辑屏蔽效应最高的电路实现方式来提高电路的可靠性，该类方案又进一步划分为两种实现方法。第一种实现方法在综合过程中先建立含有逻辑屏蔽效应，可靠性较高的基本库单元，在该库单元的基础上进行逻辑综合，进而提高电路可靠性。第二种实现方法对原始综合后得到的网表进行修改，通过施加逻辑屏蔽效应约束，在局部范围内进行布尔功能匹配，选择可靠性较高的电路实现方式。

第(2)类方案中，该类方法利用FPGA电路中存在的空余的物理资源来产生逻辑屏蔽效应，进而提高电路的可靠性。在产生逻辑屏蔽效应的过程中，需要利用部分型号FPGA内查找表具有双端口输出的特性，进行功能复制和逻辑编码，对故障效应进行屏蔽，进而提高电路可靠性。

但是，以上两类可靠性设计方案均存在一些不足，主要表现在以下四个方面：

(一)、计算复杂度高。第(1)类可靠性设计方法在利用布尔逻辑冗余的过程中，需要通过布尔功能匹配过程来保证优化前后电路功能的一致性，如进行全电路或局部电路的功能等价替换，会带来较高的计算复杂度。

(二)、对布局布线过程影响较大。第(1)类可靠性设计方法在完成功能等价替换后，会破坏原始电路的拓扑结构，影响电路布局布线过程，导致可靠性优化效果的不确定性，如逻辑综合得到的可靠性提升在布局布线过程结束后可能被削弱。

(三)、需要特定物理结构支持。第(2)类可靠性设计方法利用了特定FPGA芯片查找表具有双端口输出的结构特性，只对具有该物理特性的芯片适用，应用范围受到局限。

(四)、引入额外时延开销。第(2)类可靠性设计方法在优化过程中会使用查找表双端口输出结构，引入额外的MUX选择电路，导致连线时延增加，带来额外的性能开销。

因此，在逻辑综合的过程中，迫切需要一种具有较低计算复杂度，保持原始电路拓扑结构的可靠性设计方法，在不依赖于特定FPGA芯片结构，以及不带来额外性能开销的条件下，对SRAM型FPGA的可靠性进行优化。

发明内容

本发明的目的在于克服现有技术的不足，提供一种SRAM型FPGA的可靠性优化方法，该方法结合SRAM型FPGA电路实现特点，充分利用电路查找表中存在的空余的物理资源，以查找表为单位建立功能等价类，引入逻辑屏蔽效应，保持了电路原始的拓扑结构，并且在不引入额外面积开销的前提下，提高了电路的可靠性。

本发明的上述目的是通过如下技术方案予以实现：

SRAM型FPGA中的基本结构单元为查找表，一种SRAM型FPGA的可靠性优化方法包括如下步骤：