[发明专利]一种FC-AV协议处理电路结构

权利要求书

1.一种FC-AV协议处理电路，其特征在于，包括DDR2读控制模块、异步FIFO A、异步FIFO B、异步FIFO C、异步FIFO D、发送控制0模块、发送控制1模块、接收控制模块、FC核0和FC核1；DDR2读控制模块输入端经过发送DDR2控制器连接外部发送DDR2存储器，DDR2读控制模块输出端与异步FIFO A、异步FIFO B、异步FIFO C和异步FIFO D输入端连接，异步FIFO A和异步FIFO B输出端与发送控制0模块输入端连接，异步FIFO C和异步FIFO D输出端与发送控制1模块的输入端连接，发送控制0模块和发送控制1模块的输出端分别与FC核0和FC核1的发送通路的输入端连接，接收控制模块的输入端与FC核0和FC核1的接收通路的输出端连接，接收控制模块的输出端经过接收DDR2控制器连接外部接收DDR2存储器。

2.根据权利要求1所述的FC-AV协议处理电路，其特征在于，所述FC核0和DDR2读控制模块、异步FIFO A、异步FIFO B、发送控制0模块一起组成发送通路0；所述FC核1和DDR2读控制模块、异步FIFO C、异步FIFO D、发送控制1模块一起组成发送通路1；FC核0和接收控制模块组成接收通路0；FC核1和接收控制模块组成接收通路1；发送通路0和发送通路1一起实现发送双余度功能；接收通路0和接收通路1一起实现接收双余度功能。

3.根据权利要求1或2所述的FC-AV协议处理电路，其特征在于，所述DDR2读控制模块通过发送DDR2存储器写指针信号判断出发送DDR2存储器中有一行视频数据，同时通过异步FIFO A、异步FIFO B、异步FIFO C和异步FIFO D的空信号判断异步FIFO A和异步FIFO C为空，或者异步FIFO B和异步FIFO D为空时，DDR2读控制模块通过发送DDR2控制器从发送DDR2存储器中将视频数据按行读出，并同时写入FIFO A和异步FIFO C，或者同时写入异步FIFO B和异步FIFO D。

4.根据权利要求3所述的FC-AV协议处理电路，其特征在于，所述异步FIFO A、异步FIFO B、异步FIFO C和异步FIFO D为结构相同，用于按视频行缓存视频有效数据并隔开时钟域的数据缓存器，每个FIFO大小为深度1024，宽度64bit，缓存一行视频有效数据。

5.根据权利要求4所述的FC-AV协议处理电路，其特征在于，所述发送控制0模块和发送控制1模块内部电路完全相同，一起实现发送双余度功能；发送控制0模块将上级异步FIFO A和异步FIFO B的视频数据交替读出并按FC-AV协议组成FC-AV帧，发送到FC核0；使能发送余度功能时，发送控制1模块将上级异步FIFO C和异步FIFO D的视频数据交替读出并按FC-AV协议组成FC-AV帧，发送到FC核1，否则发送控制1模块不工作。

6.根据权利要求5所述的FC-AV协议处理电路，其特征在于，所述接收控制模块将来自FC核0或FC核1的FC-AV帧的有效负载提取出来并通过接收DDR2控制器写入接收DDR2存储器的帧缓冲区；不使能接收余度功能时，接收控制模块只接收来自FC核0的FC-AV帧，使能接收余度功能时，接收控制模块按照切换机制在FC核0和FC核1之间切换接收FC-AV帧。

7.根据权利要求6所述的FC-AV协议处理电路，其特征在于，所述FC核0和FC核1内部电路完全相同，实现FC帧发送和接收；发送时，将FC帧转换成高速串行数据发送到FC网络；接收时，将FC网络上的高速串行数据转换成FC帧；串行速率为2Gbps。

8.根据权利要求7所述的FC-AV协议处理电路，其特征在于：DDR2读控制模块位于DDR2时钟域，发送控制0模块、发送控制1模块、接收控制模块、FC核0和FC核1位于FC时钟域。

9.根据权利要求8所述的FC-AV协议处理电路，其特征在于：所述发送通路和接收通路相互独立，互不影响，可同时工作，也可独立工作。