[发明专利]用于改进非易失性存储器的读操作和写操作的低电阻位线和源线装置

说明书

描述的是用于改善读裕度和写裕度的装置。所述装置包括：源线；第一位线；电阻式存储器单元的列，所述列中的每一个电阻式存储器单元在一端耦合到源线，并且在另一端耦合到第一位线；和第二位线，其平行于所述第一位线，所述第二位线在电阻式存储器单元的位线上对读和写操作进行解耦合。还描述了一种装置，其包括：源线；位线；电阻式存储器单元的列，所述列中的每一个电阻式存储器单元在一端耦合到源线并且在另一端耦合到位线；以及耦合到所述位线和所述源线的源线写驱动器，其中，所述源线写驱动器沿电阻式存储器单元的列分布。

背景技术

嵌入芯片上的具有非易失性的MRAM(磁性随机存取存储器)能够获得能量和计算的效率，具有超过高密度SRAM(静态随机存取存储器)的存储器密度。然而，引起STT-MRAM(自旋力矩转移磁性随机存取存储器)与高级CMOS(例如，14nm和更小的CMOS工艺技术节点)集成，遭受了在对位元编程(即写操作)期间高电压和高电流密度的问题。

例如，与高级CMOS工艺技术集成的STT-MRAM展示出了由MRAM设备的固有的高电阻在写操作期间从反并行到并行状态引起的不足的驱动电流。与高级CMOS工艺技术集成的STT-MRAM还展示出了由于不足的驱动电流，在基于MTJ的MRAM中较高的写错误率和/或低速切换(例如，超过20ns)。与高级CMOS工艺技术集成的STT-MRAM还展示出了可靠性问题，这是由于在写驱动电路附近的位的过度驱动。随着CMOS工艺缩放为更小的金属间距(例如，金属-0间距)，上述问题和其它问题预计会增加。

附图说明

根据下面给出的具体实施方式并且根据本公开的不同实施例的附图将更充分地理解本公开的实施例，然而，它们不应当用作将本公开限制为具体实施例，而仅是用于说明和理解。

图1A-B示出了MRAM(磁性随机存取存储器)阵列的列，其在更接近驱动端的位元上产生高应力并且对远离驱动端的位元上产生较高的写错误率。

图2示出了根据本公开的一个实施例的存储器阵列的列，所述存储器阵列具有电阻式存储器单元并且具有嵌入式写驱动器。

图3A示出了根据本公开的一个实施例的存储器阵列的列的电路，所述存储器阵列具有电阻式存储器单元并且具有在备用位线(BL)和常规BL和/或源极线(SL)上嵌入式的写驱动器。

图3B示出了根据本公开的一个实施例的存储器阵列的列的电路，所述存储器阵列具有电阻式存储器单元并且具有在备用BL和常规BL和/或SL上的不同设计的写驱动器。

图4A示出了根据本公开的一个实施例的存储器阵列的列的电路，所述存储器阵列具有在常规BL和/或SL上嵌入式的写驱动器。

图4B示出了根据公开的一个实施例的存储器阵列的列的电路，所述存储器阵列具有电阻式存储器单元并且具有在常规BL和/或SL上不同设计的写驱动器。

图5示出了具有标准化的数据的图，其示出了使用所讨论的实施例用于列中的所有存储器单元的改进的写电流。

图6示出了根据本公开的一个实施例的具有基于嵌入式MTJ(磁性隧道结)的写驱动器的布局的横截面。

图7是根据本公开的一个实施例的具有存储器阵列的智能设备或计算机系统或SoC(片上系统)，所述存储器阵列具有BL和SL上的写驱动器。

具体实施方式

图1A-B示出了MRAM(磁性随机存取存储器)阵列的列，所述MRAM阵列在更接近驱动端的位上产生高应力并且对远离驱动端的位产生较高的写错误率。图1A示出了MRAM阵列的列100，所述MRAM阵列具有写驱动器，用于驱动基于多个MTJ(磁性隧道结)的位元(即，单元[0]到单元[N])的位线(BL)信号路径，其中“N”是大于1的整数。每一个位元包括MTJ器件，它的自由铁磁层(即，具有双向箭头的层)耦合到BL、固定铁磁层(即，具有单向箭头的层)耦合到晶体管(例如，n型晶体管(也称为选择晶体管))并且所述晶体管的栅极端子耦合到字线(WL)。