[发明专利]浮点加法器、通过浮点加法器执行的方法和信息处理系统

说明书

提供一种浮点加法器、通过浮点加法器执行的方法和信息处理系统。根据一个总体方面，一种设备可包括：浮点加法单元，包括Far路径电路、Close路径电路和最后结果选择器电路。Far路径电路可被构造为不管操作数或结果是否包括规格化数或非规格化数，基于两个浮点数的加法或减法来计算Far路径结果。Close路径电路可被构造为不管操作数或结果是否包括规格化数或非规格化数，基于两个浮点操作数的减法来计算Close路径结果。最后结果选择器电路可被构造为至少部分基于两个浮点操作数的指数部分的差的量在Far路径结果和Close路径结果之间进行选择。

本申请要求于2013年11月21日提交的标题为“High Performance Floating-Point Adder With Full In-Line Denormal/Subnormal Support(具有全在线非规格化/次规格化支持的高性能浮点加法器)”、序列号为61/907,374的临时专利申请的优先权。该较早提交的申请的主题通过引用合并于此。

技术领域

本描述涉及数学运算的电计算，更具体地讲，涉及规格化数和非规格化数二者的浮点加法的计算。

背景技术

在计算中，浮点数通常包括用于以可支持宽范围的值的方式表示实数的近似的技术。通常，这些数被近似地表示为有效数字的固定数和使用指数的进位制(scaled)。术语“浮点”表示数字的小数点(例如，十进制小数点，或者更普遍地在计算机中，二进制小数点)可“浮动”的事实，也就是，小数点可被置于相对于数字的有效数字的任何地方。该位置在内部表示中被表示为指数成分，并且因此，浮点可被视为科学记数法的计算机实现(例如，1.234×10⁴对1,234等)。

用于浮点运算的电气和电子工程师协会(IEEE)标准(IEEE 754)是由IEEE在1985年建立的用于浮点计算的技术标准。许多硬件浮点单元或电路基本上符合IEEE 754标准。在此，术语“IEEE 754”表示基本上符合用于浮点运算的IEEE标准IEEE Std.754-2008(2008年8月29日)的标准或者从该标准衍生的标准或在该标准之前的标准。

IEEE 754标准允许各种精度。两个较普遍水平的精度包括32位(单)精度和64位(双)精度。浮点数的32位版本包括1位符号位(指示数字是正的还是负的)、8位指数部分(指示小数点位于的2的幂)和23位小数、有效数或尾数部分(指示将乘以2的升高到指数部分的幂的实数)。64位版本包括1位符号指示符、11位指数部分和52位小数部分。要理解的是，以上仅是一些说明性示例，所公开的主题不限于这些说明性示例。

发明内容

根据一个总体方面，一种设备可包括：浮点加法单元，被构造为通过将两个浮点操作数相加或相减来产生浮点结果，其中，每个浮点操作数包括小数部分和指数部分。浮点加法单元可包括Far路径电路、Close路径电路和最后结果选择器电路。Far路径电路可被构造为不管这两个浮点操作数中的每一个或浮点结果是否各自包括规格化数或非规格化数，基于这两个浮点数的加法或减法来计算Far路径结果。Close路径电路可被构造为不管这两个浮点操作数中的每一个或浮点结果是否各自包括规格化数或非规格化数，基于这两个浮点操作数的减法来计算Close路径结果。Close路径电路可包括被构造为当Close路径结果包括非规格化数时限制Close路径结果的小数点移位的钳位电路。最后结果选择器电路可被构造为至少部分基于这两个浮点操作数的指数部分的差的量在Far路径结果和Close路径结果之间进行选择。