[发明专利]嵌入式锗硅器件的形成方法

说明书

技术领域

本发明涉及CMOS锗硅器件的制造工艺，尤其涉及一种能够在锗硅生长前改 善凹槽表面的嵌入式锗硅器件的形成方法。

背景技术

嵌入式SiGe源漏技术是一种增强PMOS晶体管性能的新型技术，其主要通过 在沟道中产生单轴压应力来提高PMOSFET的空穴迁移率，从而提高电流驱动能 力。嵌入式SiGe源漏技术的原理大致如下：在硅(Si)衬底上刻蚀凹槽，选择性 地在凹槽内外延生长SiGe，因SiGe的晶格常数与Si不匹配，在垂直沟道的方向 上，Si晶格受到拉伸产生张应力；在沿沟道的方向上，Si晶格受到压缩产生压应 力，从而提高了空穴迁移率。此外，由于SiGe具有较小的电阻率，可提高电流驱 动能力。

参考图1，现有技术中的嵌入式锗硅CMOS器件的工艺流程包括如下步骤： 步骤S11，在栅极结构周围形成栅极侧壁(spacer)；步骤S12，沉积氮化硅(SiN) 层；步骤S13，采用光刻和刻蚀工艺将PMOS区域的氮化硅层移除；步骤S14，以 剩余的氮化硅层为掩膜进行刻蚀，从而在PMOS区域内栅极结构两侧形成凹槽； 步骤S15，采用干法去胶工艺将先前光刻工艺中使用的光阻(photoresist)去除； 步骤S16，湿法清洗；步骤S17，在凹槽中生长SiGe；步骤S18，移除剩余的氮化 硅层。

上述工艺方法在形成凹槽之后才将光阻去除，比较突出的问题是导致SiGe生 长时缺陷较多，位错缺陷(dislocationdefect)尤为常见。

位错缺陷产生的原因主要有以下两种：第一种是SiGe的沉积工艺本身；第二 种是SiGe沉积前凹槽表面的缺陷(如Si原子错位、杂质、粗糙度较大等等)。对于 第二种缺陷，其主要是在刻蚀形成凹槽和去胶工艺过程中形成的。相对于凹槽等离 体刻蚀，尽管光阻去除工艺中的物理轰击较弱，但不可避免地也会损伤硅衬底的表 面。

目前，改善以上问题的方法主要有以下几种：

1)使用低密度等离子体工艺来去除光阻，如降低功率和压力；

2)从使用O₂等离子体去除光阻改成采用N₂/H₂为主的低速率等离子体去除 光阻；

3)将等离子体干法去除光阻改为湿法去除光阻。

其中，方法1)和2)虽然能够带来一定程度的改善，但仍存在损伤硅衬底表 面的问题，并且会导致产能降低；方3)则会导致酸槽污染方面的问题，所以有一 定的局限性。

发明内容

本发明要解决的技术问题是提供一种嵌入式锗硅器件的形成方法，能够完全 消除去胶工艺造成的表面缺陷，有利于减少SiGe的位错缺陷。

为解决上述技术问题，本发明提供了一种嵌入式锗硅器件的形成方法，包括：

提供半导体衬底，所述该半导体衬底包括PMOS区域和NMOS区域，所述 PMOS区域和NMOS区域上形成有栅极结构；

在所述半导体衬底上沉积第一介质层；

采用光刻和刻蚀工艺去除所述PMOS区域内的第一介质层，并将该光刻工艺 中使用的第一光阻去除；

在所述半导体衬底上沉积第二介质层；

采用光刻和刻蚀工艺去除所述PMOS区域内的第二介质层，并将该光刻工艺 中使用的第二光阻去除；

所述第二光阻被去除之后，对所述PMOS区域内栅极结构两侧的半导体衬底 进行刻蚀，以形成凹槽；

在所述凹槽中沉积锗硅。

根据本发明的一个实施例，所述第一介质层的材料为SiN或SiO₂，所述第二 介质层的材料为SiN或SiO₂。

根据本发明的一个实施例，所述第一介质层的厚度为，所述第二介质层的厚度为。

根据本发明的一个实施例，采用光刻和刻蚀工艺去除所述PMOS区域内的第 一介质层包括：

形成所述第一光阻，并对该第一光阻进行图案化以定义出所述PMOS区域；

以图案化后的第一光阻为掩膜对所述第一介质层进行刻蚀，以去除所述PMOS 区域内的第一介质层。

根据本发明的一个实施例，采用湿法刻蚀去除所述PMOS区域内的第一介质 层。

根据本发明的一个实施例，采用光刻和刻蚀工艺去除所述PMOS区域内的第 二介质层包括：

形成所述第二光阻，并对该第二光阻进行图案化以定义出所述PMOS区域；