[发明专利]一种检查集成电路线网连通关系的方法

说明书

一种检查集成电路线网连通关系的方法，所属的技术领域是EDA（电气设计自动化），尤其是版图验证领域的ERC（电气规则检查）和LVS（集成电路版图与原理图的一致性比较）。对于由N个线网和D个器件组成的集成电路版图，仅采用一个大小为N的连通关系表记录连通关系，时间和空间复杂度明显优于基于二分图的方法。本发明的目的是提供一种内存占用少、运行速度快且非常容易实现的连通关系检查方法，提高相关EDA软件的运行效率，缩短集成电路的设计周期。

技术领域

所属的技术领域是EDA（电气设计自动化），尤其是版图验证领域的ERC（电气规则检查）和LVS（集成电路版图与原理图的一致性检查）。

背景技术

近年来，集成电路技术一直按照“摩尔定律”向前发展。芯片的特征尺寸越来越小，单个芯片的集成度也越来越高，制造工艺越来越复杂。随着芯片规模的扩大和制造技术的日益改进，在集成电路设计的各个阶段所需要的验证也不断增多。通常把集成电路设计分为前端和后端两个阶段，前端主要进行逻辑设计，后端主要进行物理设计。后端设计的版图必须与前端设计的原理图一致，且其电学结构必须满足设计和生产工艺的各种规则要求。ERC（电气规则检查）和LVS（版图与原理图的一致性比较）作为后端设计中必不可少的验证手段，对于消除错误、减少设计失败、提高良品率和降低设计成本具有不可替代的作用。

在ERC和LVS检查中，有一种“线网连通关系检查”可以帮助集成电路设计人员发现其它检查难以发现的断路或其它连接错误。即使集成电路版图通过了常规的LVS检查，仍可能存在一些不能与电源、地等“关键线网”连通的“孤立线网”。由于孤立线网与电源、地等关键线网间没有电流通路，其电位通常是不确定的，如果这些线网连接了一些重要的控制信号（例如MOS晶体管的栅极），在静电、辐射、温度等外部条件的影响下，极有可能造成电路误动作，干扰电路的正常运行。孤立线网检查是连通关系检查的一个比较常见的特例，实际应用中可能更复杂，例如可涉及多个关键线网，检查的条件可以是多种连通关系的复杂的逻辑组合。线网检查的结果除了直接作为错误报告给设计人员以外，还可以为作为中间结果，为其它运算或检查提供依据，例如在LVS中可基于线网检查的结果过滤未使用的器件。

发明内容

本发明针对甚大规模集成电路版图验证工具特别是ERC和LVS工具所面临的运行速度慢、运行时间长、内存占用多的问题，提出了一种高效简便的并发的连通关系检查方法。此方法可降低内存占用，减少“原子检查”的时间，并能减少原子检查的次数，进而加快版图验证工具的运行速度，支持更大规模的版图验证。

当两个线网仅通过一个器件就能互相连通时，称这两个线网是“直接连通”的，当两个线网能连通但至少通过两个以上的器件连通时，称这两个线网是“间接连通”的。若两个线网不能通过有限多个器件连通，则它们是“不连通”的。两个线网连通的物理意义是这两个线网之间至少存在一条电流通路。连通是双向的，若线网N₁和N₂连通，则N₂和N₁也连通，反之亦然。

对指定的两个线网进行一次“是否连通”的检查称为一次“原子检查”，检查结果有“连通”和“不连通”两种情况。通常需要对一个线网进行多次原子检查，并对检查结果进行“与”、“或”、“非”、“异或”等逻辑运算，最终得出“合格”或“不合格”的结论。连通关系检查的核心是原子检查，逻辑运算则非常简单。