[发明专利]一种高速接口数据发送与接收的方法和装置

说明书

本发明涉及通信领域，公开了一种高速接口数据发送与接收的方法和装置，用以避免因频率过高引起的数据采样序列错误，以及高频引起的测量工作和测量成本的增加，该方法为：在TX端配置clock generation模块和data generation模块，以及在RX端配置data check模块和data receiver模块；TX端根据系统通知确定比较结果表征获得的采样序列和预设的测试样本不一致时，重新对输入的时钟信号进行相位调整，直至确定重新获得的采样序列与预设的测试样本一致为止。这样，不仅电路简单、易于实现、便于接口调试，同时也有效避免了因频率过高引起的数据采样序列错误，以及降低了测量成本。

技术领域

本发明涉及通信领域，特别涉及一种高速接口数据发送与接收的方法和装置。

背景技术

随着通信技术的飞速发展，高速数据传输系统成为了当前研究的热点，而关于高速接口数据发送与接收则是其中一个重要的内容。现有技术中，基于高速接口数据发送与接收的方法主要有两种，一种方法是在发送(Transmitter，TX)端，数据(data)和时钟信号(clock，clk)保持同步发出；在接收(Receiver，RX)端，直接用clk来采样data。为确保clk正确采样到data，在TX端和RX端间的传输应保证data和clk间的相位同步，具体参阅图1。

然而，此技术仅适用于时钟频率比较低的电路，随着频率的提升，越来越难保证data和clk的同步关系，当data和clk相位相差过大时，数据采样就可能出错。

另一种方法是在TX端，data和clk保持同步发出；在RX端端，有相位调整模块，可以把clk调整到不同的相位。在正常工作之前，首先需要测量在集成电路(IntegratedCircuit，IC)内部，或者IC内部及印刷电路板(Print Circuit Broad，pcb)上，data和clk各自的延时，计算出他们的延时差值；其次，根据延时差值以及clk的工作频率，对应配置合适的相位调整值，确保调整过相位的clk能够正确采样到data，具体参阅图2。

这种方法虽然解决了上述方案中时钟频率高且data和clk相位差过大时，采样data可能出现错误的问题。但是，这里需要测量不同IC，不同pcb上，data和clk各自的延时，带来大量的测量工作，增加测量成本。

发明内容

本发明实施例提供一种高速接口数据发送与接收的方法和装置，用以解决现有技术中存在频率提升时，data与clk难以同步导致的数据采样错误，以及高频引起的测量工作和测量成本增加的问题。

本发明实施例提供的具体技术方案如下：

一种高速接口数据发送与接收的方法，包括：

在测试模式下，TX端生成测试序列并将测试序列发往RX端，以及对输入的时钟信号进行相位调整，并将相位调整结果发往RX端；

RX端基于获得的相位调整结果对接收的data进行采样，获得采样结果，并将采样结果依次进行存储，获得采样序列，以及将获得的采样序列与预设的测试样本进行比较，获得比较结果；

其中，所述TX端根据系统通知确定所述比较结果表征获得的采样序列和预设的测试样本不一致时，重新对输入的时钟信号进行相位调整，直至确定重新获得的采样序列与预设的测试样本一致为止。

这样，不仅电路简单、易于实现、便于接口调试，也有效避免了因频率过高引起的数据采样序列错误，而且有效较低了测量成本。

较佳的，TX端生成测试序列并将测试序列发往RX端，包括：TX端循环产生并发送第一部分测试序列、第二部分测试序列……第N部分测试序列；

RX端基于获得的相位调整结果对接收的data进行采样，获得采样结果，并将采样结果依次进行存储，获得采样序列，以及将获得的采样序列与预设的测试样本进行比较，获得比较结果，包括：