[发明专利]一种压环组件及物理气相沉积设备

说明书

本发明提供了一种压环组件及物理气相沉积设备，该压环组件包括压环，压环的下表面叠置在基片上表面的边缘区域，用以固定基片；压环组件还包括采用相比压环材料导热性差的材料制成的隔热层，隔热层覆盖在压环的被等离子体轰击的表面上。本发明提供的压环组件，可以解决压环的与基片相接触的部分温度较高的问题，因而可以解决基片发生粘片或碎片的问题，从而可以提高经济效益。

技术领域

本发明属于微电子加工技术领域，具体涉及一种压环组件及物理气相沉积设备。

背景技术

硅通孔(Through Silicon Via，以下简称TSV)技术是三维集成电路中堆叠芯片实现互连的一种新的技术解决方案。由于硅通孔技术能够使芯片在三维方向堆叠的密度最大、芯片之间的互连线最短、外形尺寸最小，可以有效地实现这种3D芯片层叠，制造出结构更复杂、性能更强大、更具成本效率的芯片，成为了目前电子封装技术中最引人注目的一种技术。

TSV技术在硅通孔内沉积阻挡层和铜籽晶层通常采用物理气相沉积方法沉积。图1为现有的一种物理气相沉积设备的结构示意图。请参阅图1，该物理气相沉积设备包括反应腔室10，在反应腔室10内设置有用于承载基片S的承载装置11和压环组件。在反应腔室10的底部设置有靶材13，借助靶材13与直流电源电连接，用以向靶材13提供负偏压，以使氩气放电产生等离子体，并吸引带正电的氩离子轰击靶材13，这使得靶材13表面的金属原子逸出并沉积在基片上，从而实现在基片上沉积金属薄膜。压环组件包括压环12、绝缘件15和遮挡件16，压环12包括环体121和多个压爪122，多个压爪122设置在环体121的内周壁上且沿其周向间隔，如图2所示，借助每个压爪122的下表面叠置在基片S的边缘区域，用以将基片S固定在承载装置11上；绝缘件15设置在环体121上表面的边缘区域，遮挡件16设置在绝缘件15上，且遮挡件16的径向尺寸大于绝缘件11的径向尺寸，遮挡件16与环体121上表面之间存在垂直间距，用以遮挡其下方环体121的上表面以避免等离子体轰击。

然而，采用上述物理气相沉积设备在实际应用中往往会出现以下问题：由于遮挡件16不能遮挡与基片相接触的压爪122，这会造成压爪122受到等离子体的轰击而造成温度过高；并且，由于TSV技术中沉积的阻挡层和籽晶层的厚度较厚而造成工艺时间较长，这使得等离子体轰击压爪122的时间较长，因而会造成压爪122受到等离子体的轰击而造成温度过高，从而造成与压爪接触的基片S的边缘区域的温度过高，进而导致基片发生粘片或碎片的问题。

发明内容

本发明旨在至少解决现有技术中存在的技术问题之一，提出了一种压环组件及物理气相沉积设备，可以解决压环的与基片相接触的部分温度较高的问题，因而可以解决基片发生粘片或碎片的问题，从而可以提高经济效益。

为解决上述问题之一，本发明提供了一种压环组件，包括压环，所述压环叠置在基片上表面的边缘区域，用以固定所述基片，所述压环组件还包括隔热层，所述隔热层的导热系数小于所述压环的导热系数，且所述隔热层覆盖在所述压环与等离子体相接触的表面上。

其中，所述隔热层包括第一隔热层和第二隔热层，所述第一隔热层覆盖所述压环的整个上表面，所述第二隔热层覆盖所述压环的内侧壁。

其中，还包括绝缘件和遮挡件，所述绝缘件设置在所述压环上表面的边缘区域，所述遮挡件设置在所述绝缘件上，所述遮挡件的径向尺寸大于所述绝缘件的径向尺寸，且所述遮挡件与所述压环的表面存在垂直间距，所述遮挡件遮挡所述压环的部分上表面，所述隔热层包括第一隔热层和第二隔热层，所述第一隔热层覆盖所述压环上表面的与等离子体相接触的部分，所述第二隔热层覆盖所述压环的内侧壁。

其中，所述压环包括环体，所述环体的靠近其环孔的环形区域叠置在所述基片的边缘区域，用以固定所述基片，或者在所述环体的内周壁上沿其周向间隔设置有多个压爪，每个所述压爪的下表面叠置在所述基片的边缘区域，用以固定所述基片。