[发明专利]一种适用于E波段无线传输系统的滤波装置有效

专利信息
申请号: 201410401029.0 申请日: 2014-08-13
公开(公告)号: CN104135310B 公开(公告)日: 2017-11-21
发明(设计)人: 周志刚;卢佳欣;王丽云 申请(专利权)人: 中国科学院上海微系统与信息技术研究所
主分类号: H04B7/005 分类号: H04B7/005;H04L27/00;H03M1/12;H03H17/02
代理公司: 上海泰能知识产权代理事务所31233 代理人: 宋缨,孙健
地址: 200050 上海市*** 国省代码: 上海;31
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摘要:
搜索关键词: 一种 适用于 波段 无线 传输 系统 滤波 装置
【说明书】:

技术领域

发明涉及E波段无线传输技术领域,特别是涉及一种适用于E波段无线传输系统的滤波装置。

背景技术

无线通信正朝着超高速、大容量方向发展,急需大容量高速传输系统作为回传通道和进行点到点互联。现有解决方案中,光纤铺设往往比较困难,且价格昂贵;而传统微波技术存在传输距离短、速率不够高等局限性。E波段无线传输系统工作频率为70/80GHz,可用带宽达10GHz,支持超大容量点到点无线传输,且频段受环境干扰较小,适用于中远距离传输,能够实现无线环境下的超高速(10-30Gbps)数据率传输,可替代光纤干线传输。因此,E波段无线传输成为国际上公认的未来无线回传网络的首选方案,并有望应用于企业网点到点宽带接入、应急高速无线宽带接入等领域。

E波段无线传输滤波器主要涉及成型滤波和采样率变换技术。成型滤波器旨在匹配信号和信道特性,其实现方式主要有单级结构(先内插后抽取)、多级级联滤波、多相滤波和Farrow结构的滤波等。采样率变换技术旨在实现基带信号与AD/DA器件速率的变换,现阶段主要是通过改进滤波器的加乘结构来降低实现复杂度。E波段无线传输系统数据速率达Gbps,对滤波器的运算速度要求高。在对现有技术的研究中,发明人发现现有的成型滤波及采样率转换实现技术仍具有运算速度不够高、硬件资源占用率相对较大等缺陷,难以满足系统需求。

发明内容

本发明所要解决的技术问题是提供一种适用于E波段无线传输系统的滤波装置,能够节省时间和硬件资源。

本发明解决其技术问题所采用的技术方案是:提供一种适用于E波段无线传输系统的滤波装置,包括M组延时单元、M倍抽取模块、L倍插值模块和成型滤波器,以及信号合并模块;所述延时单元用于对输入信号进行延时处理,其中,第一个延时单元进行一个单位的延时处理,第二个延时单元进行两个单位的延时处理,以此类推,第M个延时单元进行M个单位的延时处理;所述M倍抽取模块用于实现信号的M倍下采样并仅保留每M个连续样值中的第一个;所述L倍插值模块用于实现信号的L倍上采样,在每两个样值间插入(L-1)个0;所述成型滤波模块对信号进行成型滤波,采用平方根升余弦滚降滤波器实现;信号合并模块实现对M路信号的合并。

所述平方根升余弦滚降滤波器采用查表法实现,相邻个输入值共同决定一组输出,其中,N为卷积运算过程中每一行长度的阶数,ceil()为取整运算;所述平方根升余弦滚降滤波器的输入值均为调制信号,具有有限种取值可能,通过遍历的方法得到输入到输出的映射表。

当查找表过大时,采用拆分子表、先查找后求和的方法进行优化。

所述平方根升余弦滚降滤波器由FPGA硬件实现,包括数据查找表模块,前导序列缓存模块和输出控制模块;数据将被分为实部和虚部两路并行数据,分别输入两个数据查找表模块;所述前导序列缓存用于存储前导预存储值;所述输出控制模块用于控制输出信号的状态,状态一为输出前导预存储值,状态二为输出前导预存储值与头部及数据块查表结果的叠加值,状态三为输出头部及数据块查表结果。

所述FPGA硬件定义一个长度为30的移位寄存器组,每个时钟上升沿来临时,寄存器组右移6个数,同时以前级模块传来的6个数更新本地寄存器组的高6个数;然后将[26:0]作为查找表的第一组地址查找输出8个数,完成第一组8/3倍采样率的转换;同时将[29:3]作为查找表的第二组地址查找输出8个数,完成第二组8/3倍采样率的转换;最后将两个8路输出拼接实现16路的输出。

有益效果

由于采用了上述的技术方案,本发明与现有技术相比,具有以下的优点和积极效果:本发明利用查表法建立映射表,并且滤波器的输入能兼容BPSK/QPSK/16QAM等调制信号,还能同时实现成型滤波及采样率转换功能,与传统的基于卷积运算的滤波结构相比,仅需很少的加法运算且不需要任何乘法运算,节省了时间和硬件资源;具有实现复杂度低、运算速度快、时间和硬件资源占用率少等特点。

附图说明

图1是本发明的结构框图;

图2是卷积运算过程示意图;

图3是插0后的卷积运算过程示意图;

图4是平方根升余弦滤波器(RRC)的频域结构图;

图5是本发明中具体实施例的结构框图;

图6是本发明中具体实施例的帧结构图;

图7是本发明中具体实施例的连续帧处理方式示意图;

图8是本发明中具体实施例的FPGA硬件实现框图;

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