[发明专利]接口控制电路、存储系统和控制接口控制电路的方法

说明书

本发明公开了接口控制电路、存储系统和控制接口控制电路的方法。该接口控制电路包括：误差检测单元、误差校正单元、以及调整控制单元。误差检测单元被配置为检测在经由接口传输的误差校正编码数据中是否发生了误差。误差校正单元被配置为在发生误差时执行校正误差的误差校正处理。调整控制单元被配置为在发生误差时开始调整接口的传输特性的调整处理。

相关申请的交叉引用

本申请要求于2013年6月12日提交的日本在先专利申请JP2013-123321的利益，其全部内容通过引用结合于此。

技术领域

本技术涉及接口控制电路、存储系统、以及控制接口控制电路的方法。具体地，本技术涉及用于检测和校正数据中的误差的接口控制电路、存储系统、以及控制接口控制电路的方法。

背景技术

到目前为止，已经在信息处理系统中使用存储器保存数据。存储器可以分类为非易失性存储器和易失性存储器。NAND型闪存和NOR型闪存已经被广泛地用作非易失性存储器。另外，DRAM(动态随机存取存储器)、SRAM(静态随机存取存储器)等已经被用作易失性存储器。

近年来，已经指出，这些存储器中的NAND型闪存和DRAM在微型化方面有所限制，因此，已经积极地提出并开发了下一代存储器作为现有存储器的替代品。下一代存储器的实例包括ReRAM(电阻式RAM)、PCRAM(相变RAM)、和MRAM(磁电阻式RAM)。

下一代非易失性存储器的特征之一是，相比于已知的NAND型闪存和NOR型闪存这些存储器它们具有较高的存取速度。为了适应高速性能，下一代存储器期望使用诸如在DRAM等中使用的DDR(双倍数据速率)接口等的高速接口。作为标准化组织的JEDEC(联合电子设备工程委员会)已经提出并讨论了将高速接口应用于非易失性存储器的新标准。具体地，例如，已经提出了LPDDR(低功率双倍数据速率)2-NVM(非易失性存储器)和LPDDR4-NVM作为新标准。

根据这些新标准，期望利用接口调整传输时钟的相位和阻抗。这是因为，当由于制造工艺、操作温度等变动而使得相位和阻抗与其基准值不同时，当经由接口传输数据时，会发生传输误差的可能性高。例如，根据在DRAM中广泛使用的DDR3接口的标准，准备了ZQCAL命令来调整接口的阻抗(例如，参见“JEDEC STANDARD DDR3SDRAM Specification JESD79-3B”)。根据该标准，存储系统期望在存储器初始化之后立即使用ZQCAL长命令调整阻抗。另外，建议存储系统在存储器初始化之后使用ZQCAL长命令和ZQCAL短命令以一定的间隔调整阻抗。

发明内容

然而，在现有技术中，存储器控制器和存储器之间的通信速度可能会降低。相位和阻抗的调整花费一定时间，并且在此期间，不允许存储器和存储器控制器经由接口传输和接收数据。因此，根据其中周期性地执行调整的构造，其间不允许传输/接收数据的时间与调整的频率成比例地变长，这降低了通信速度。

当以高频率执行调整时，非易失性存储器的通信速度特别容易降低。DRAM可以以与定期刷新处理同步地执行调整的方式在一定程度上防止通信速度的降低，但是非易失性存储器可能不会定期执行刷新处理。

鉴于上述情况，期望增大存储器控制器和存储器之间的通信速度。

根据本公开的第一实施方式，提供了一种接口控制电路和控制接口控制电路的方法。接口控制电路包括：误差检测单元、误差校正单元、以及调整控制单元。误差检测单元被配置为检测在经由接口传输的误差校正编码数据中是否发生了误差。误差校正单元被配置为在发生误差时执行校正误差的误差校正处理。调整控制单元被配置为在发生误差时开始调整接口的传输特性的调整处理。因此，调整处理在发生了误差时开始。

另外，在第一实施方式中，调整控制单元可以被配置为在执行误差校正处理期间开始调整处理。因此，调整处理在执行误差校正处理的期间开始。