[发明专利]一种半导体器件的制造方法和电子装置

说明书

本发明提供一种半导体器件的制造方法和电子装置，涉及半导体技术领域。本发明的半导体器件的制造方法，通过在层间介电层与第二硬掩膜层之间增加第一硬掩膜层，并采用不易对层间介电层造成损伤的反应气体对第一硬掩膜层未被掩膜层覆盖的部分进行去除，可以避免对层间介电层造成不当刻蚀，从而在一定程度上避免多晶硅栅极被过度去除，提高半导体器件的性能和良率。本发明的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法和电子装置。

背景技术

在半导体技术领域中，高k金属栅极技术成为32nm及以下工艺节点(例如28nm)的主流技术。采用铝或铝合金作为金属栅极可以兼顾性能和成本上的优势，因此铝栅极被广泛使用。在采用铝栅极的高k金属栅极制程中，铝栅极的化学机械抛光(CMP)是一个非常重要的工艺。

为了增大间隙填充的空间，铝栅极的CMP工艺通常被分成两个步骤来实现：对N型晶体管的铝栅极的CMP与对P型晶体管的铝栅极的CMP。

由于现有的CMP工艺所采用的研磨浆料对多晶硅的去除速率高于对铝的去除速率，因此，在对P型晶体管的铝栅极进行CMP的过程中，往往会对多晶硅栅极造成过抛光(over polish)。并且，在对N型晶体管的铝栅极进行CMP的过程中，也会出现对多晶硅栅极造成过抛光的情况。

图1A示意了一种半导体器件的制造方法的相关步骤形成的结构的示意图，其主要示出了在层间介电层CMP、P型晶体管(PMOS)铝栅极CMP、N型晶体管铝栅极CMP三个步骤之后，多晶硅栅极晶体管区、N型铝栅极晶体区、P型铝栅极晶体管区的栅极高度变化。可见，位于多晶硅栅极晶体管区域的多晶硅栅极的高度因过抛光而被显著降低，而这将严重影响最终制得的半导体器件的性能和良率。

此外，在上述的半导体器件的制造方法中，在对硬掩膜204(通常为氮化钛)进行刻蚀以暴露出P型铝栅极晶体管区的过程中，往往需要进行过刻蚀以完全去除硬掩膜204位于相应区域的部分，然而这一过程往往会对层间介电层(一般为氧化物)202位于P型铝栅极晶体管区的部分(即，层间介电层202位于硬掩膜204被去除的部分下方的部分)造成不当刻蚀，形成层间介电层缺失(loss)2021，如图1B所示。而层间介电层缺失2021将导致在后续的P型晶体管铝栅极CMP过程中需要加大抛光量，造成P型铝栅极晶体管的铝栅极的高度下降，进而导致位于多晶硅栅极晶体管区域的多晶硅栅极的高度被进一步降低。显然，这将严重影响最终制得的半导体器件的性能和良率。同样地，在对硬掩膜进行刻蚀以暴露出N型铝栅极晶体管区的过程中，也会出现上述问题。

由此可见，现有技术中存在着如下问题：在对硬掩膜进行刻蚀以暴露出P型(或N型)铝栅极晶体管区的过程中，往往需要进行过刻蚀以完全去除硬掩膜位于相应区域的部分，而这一过程会对层间介电层位于相应区域的部分造成不当刻蚀，最终导致位于多晶硅栅极晶体管区域的多晶硅栅极的高度被降低，严重影响着最终制得的半导体器件的性能和良率。

因此，为解决上述技术问题，有必要提出一种新的半导体器件的制造方法和电子装置。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法和电子装置，在对硬掩膜(包括第一硬掩膜层和第二硬掩膜层)进行刻蚀以暴露出P型(或N型)铝栅极晶体管区的过程中，不会对层间介电层位于相应区域的部分造成不当刻蚀。

本发明实施例一提供一种半导体器件的制造方法，所述方法包括：

步骤S101：提供包括半导体衬底以及分别位于所述半导体衬底的第一类型金属栅极晶体管区、第二类型金属栅极晶体管区和多晶硅栅极晶体管区的第一伪栅极、第二伪栅极和多晶硅栅极的前端器件，在所述半导体衬底上形成层间介电层；

步骤S102：在所述层间介电层上形成第一硬掩膜层以及位于所述第一硬掩膜层之上的第二硬掩膜层；