[发明专利]立体堆叠集成电路系统芯片封装的制造方法与测试方法

说明书

技术领域

本发明提供一种集成电路芯片立体堆叠系统集成封装的制造方法与测试方法，涉及半导体系统集成和封装技术领域。

背景技术

在集成电路系统集成封装测试领域中，采用不同形式的三维立体堆叠模式的系统集成封装(SiPSystem-in-Package)，已经得到越来越多的应用。例如，最典型的上下两个芯片立体堆叠系统封装可以：

1)通过固化胶将上下裸芯立体堆叠至基板上，并采用引线互连(wire bond)将两个裸芯接口引线至基板上来实现；

2)通过固化胶将上下裸芯立体堆叠至基板上，并采用wire bond将上裸芯接口引线至下裸芯焊接板上，再将下裸芯的接口接至基板上来实现；

3)通过预制于上裸芯表面的凸点焊与下裸芯表面的凸点焊对接倒装焊接，并采用wire bond将下裸芯的接口接至基板上来实现；

4)通过预制于上裸芯表面的凸点焊与下裸芯表面的凸点焊对接倒装焊接，并采用预制于下裸芯内的硅通孔互连(TSV)将接口连至下裸芯背面来实现。

其中，凸点倒装焊接工艺得到越来越多的应用，尤其是未来基于硅通孔互连(TSV)以及微凸点倒装焊的高密度系统集成封装。然而，通过高密度凸点倒装焊接工艺来实现立体堆叠互连，技术难度仍然很大，制造成本很高，尤其是在完成裸芯的微凸点倒装焊接之后，对裸芯间的缝隙液体介质的无微孔填充及可靠固化，仍然是非常挑战性的技术，尤其是成品率和加工成本因素。

发明内容

本发明解决的技术问题是简化封装工艺，提高器件性能。

为解决上述问题，本发明提出一种新的集成电路芯片立体堆叠系统集成封装制造主要特征包括以下基本工艺：

提供含有多个第一裸芯110的第一半导体晶圆100，其中与第一半导体晶圆100的上表面101同面的每个第一裸芯110表面大部被第一介电质层20覆盖，所含接近其边界的第一互连引线焊盘190表面裸露；

提供多个第二裸芯210，每个第二裸芯210的表面大部被第二介电质层220覆盖，所含接近其边界的第二互连引线焊盘290表面裸露；

通过第二裸芯210表面上的第二介电质层220与第一半导体晶圆100上对应的第一裸芯110表面上第一介电质层120键合，同时第二裸芯210上表面裸露的第二互连引线焊盘290和第一裸芯110上表面裸露的第一互连引线焊盘190水平对位，上下相对形成与第二裸芯210边界联通的电镀互连空腔90；

以第一半导体晶圆100为载体携带多个键合的第二裸芯210，通过电镀导电电镀体95从第二裸芯210的边界纵向填充电镀互连空腔90，形成上下对位的第一互连引线焊盘190和第二互连引线焊盘290的电镀电学互连195。

本发明还提供了一种集成电路芯片立体堆叠系统集成封装的测试方法，其特征在于，还包括步骤：

在空腔外部的第一半导体晶圆上表面形成与电镀电学互连体互连的输入输出引线焊盘；

切断所有第一互连引线焊盘的电学连接，

利用微探针接触第一裸芯片上连接电镀电学互连体的输入输出引线焊盘，完成集成的第一裸芯和第二裸芯系统电子学测试。

本发明通过含有多个表面覆盖介电质的第一裸芯的第一半导体晶圆为载片，与从第二半导体晶圆上分离的多个表面覆盖介电质的第二裸芯的介电质键合，并采用电镀方法将位于第二裸芯边缘裸露出的第二互连引线焊盘与第一半导体晶圆上相对应的第一裸芯裸露的第一互连引线焊盘连接，以实现第一裸芯和第二裸芯的立体堆叠系统集成，同时凭借微探针接触第一裸芯上覆盖电镀焊点的输入输出引线焊盘，完成对以此堆叠互连所集成的系统电子学测试。

本发明的集成电路芯片立体堆叠系统集成封装制造与测试方法，实现系统集成封装、电学互连和系统测试的晶圆化，具有工艺简单、集成度高、成本低等优点。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

图1为本发明的立体堆叠集成电路系统芯片封装制造方法流程图。

图2为本发明的立体堆叠集成电路系统芯片封装的制造方法的一个典型构造示意性剖视图；

图3-图7为本发明的立体堆叠集成电路系统芯片封装制造方法的第一实施例的示意图；

图8-图11为本发明的立体堆叠集成电路系统芯片封装制造方法的第二实施例的示意图；

图12-图15为本发明的立体堆叠集成电路系统芯片封装制造方法的第三实施例的示意图；