[发明专利]一种基于RapidIO协议的光纤总线的硬件系统在审

专利信息
申请号: 201410153696.1 申请日: 2014-04-16
公开(公告)号: CN103970704A 公开(公告)日: 2014-08-06
发明(设计)人: 王子瑜;劳力;孙偲晟 申请(专利权)人: 上海电控研究所
主分类号: G06F13/40 分类号: G06F13/40;H04L12/02;H04L12/931
代理公司: 上海汉声知识产权代理有限公司 31236 代理人: 郭国中;樊昕
地址: 200092 *** 国省代码: 上海;31
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摘要:
搜索关键词: 一种 基于 rapidio 协议 光纤 总线 硬件 系统
【说明书】:

技术领域

发明涉及RapidIO协议的光电传输技术,更具体的说,涉及一种基于RapidIO协议的光纤总线的硬件系统的设计。

背景技术

基于高性能的包交换互联技术而出现的RapidIO架构,其主要功能是完成在一个系统内的微处理器、DSP、通信和网络处理器、系统储存器以及外设之间高速的数据传输。它主要适用于网络和通信设备、企业储存库和其它高性能的嵌入式市场,它通过提供带宽、软件独立性、容错性和短等待时间,满足用户对数据高速、实时传输的需求。目前,在实现芯片到芯片之间、板与板之间的高速互连上,RapidIO所体现的优势被广泛认同。

而基于RapidIO协议的光纤总线,不同于RapidIO技术在系统内部短距互连的常规应用,该总线通过高性能、抗干扰的光纤通道,实现系统区域的RapidIO互连(System Area Network),而且这种互连是一种紧耦合互连,可应用于空间分布式系统,有助于提高系统的协同处理性能。在装甲车辆平台上,RapidIO光纤总线可用于多路高清视频、雷达阵列等千兆位数据实时传输,提升装甲车辆平台的信息汇聚、传输以及实时处理、响应能力。

发明内容

本发明针对现有的RapidIO互联架构,提供一种基于RapidIO协议的光纤总线的硬件系统,构建一套完整的可拓展总线节点硬件解决方案,具有高速率、长距离、抗干扰的信号传输特性,可应用于空间分布式系统,有助于提高系统的协同处理性能。

为达到上述目的,本发明所采用的技术方案如下:

一种基于RapidIO协议的光纤总线的硬件系统,包括多个RapidIO节点和RapidIO交换机,所述RapidIO节点是系统平台上的多个分布式数据采集终端,所述RapidIO节点与所述RapidIO交换机之间通过光纤进行连接。

所述RapidIO交换机包括RapidIO交换板卡和与RapidIO交换板卡通过VPX接口连接的后IO板,所述后IO板用于将RapidIO交换板卡的RapidIO接口转换成多个光纤接口,用于多个RapidIO交换机之间的光纤级联。

所述RapidIO交换机包括RapidIO交换板卡和与RapidIO交换板卡通过VPX接口连接的背板,所述背板用于将RapidIO交换板卡的RapidIO接口扩展成多个,用于多个RapidIO交换机之间的背板级联。

所述RapidIO交换板卡中的P2口提供2路×4的RapidIO数据通道,P1口提供1路×4的RapidIO数据通道,P0口提供电源、时钟以及I2C和GA引脚。

所述P2口和P1口的每路×4的RapidIO数据通道的串行速率12.5Gb/s,数据带宽10Gb/s。

所述后IO板采用支持XAUI接口的光模块,通过3.125Gb/s×4的速率,实现RapidIO交换板卡的P2口的后IO扩展。

所述RapidIO交换板卡内部光收发是通过电平匹配,将4路串行×1的RapidIO数据通道AC耦合到SFP光模块,通过光纤传输RapidIO数据。

所述4路串行×1的RapidIO数据通道的串行速率2.5Gb/s,数据带宽2Gb/s。

所述RapidIO节点将采集到的数据通过FPGA进行处理,使其满足RapidIO标准,再传输到RapidIO交换机上。

所述RapidIO交换板卡上的控制系统采用PowerPC处理器,完成交换板卡芯片的初始化上电配置,以及通过I2C上报网络状态,实现外部故障管理,流量控制的功能。

本发明提出的采用RapidIO互连协议的光纤总线硬件系统,与常规总线系统相比具有以下特点:

(1)传输特性:通过光电转换的信号传输具有高速率、长距离、抗干扰等特点;

(2)逻辑层特性:支持基于储存器映射的I/O逻辑操作、基于端口的消息传递和基于硬件一致性的全局共享分布式储存器,可应用于空间分布式系统,有助于提高系统的协同处理性能;

(3)流量控制特性:采用先进的链路级流量控制(物理层字符流量控制)和端到端流量控制技术(逻辑链路层的数据包流量控制),保证用户所需的QoS水平;

(4)延迟特性:具有少量的竞争和仲裁开销,较高的操作频率和分离、并发的应答路径,任意包交换延迟可控制在75ns以下。

附图说明

图1是本发明所提供的硬件系统实施例一的构架示意图;

图2是本发明所提供的硬件系统实施例二的构架示意图;

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