[发明专利]小面积高线性度成形电路

说明书

技术领域

本发明涉及一种成形电路，特别是涉及一种小面积高线性度成形电路。

背景技术

参照图3。文献1“核电子学（上），1983，pp.182”公开了一种CR-RC成形电路。该成形电路包括一个运算放大器A、一个串联CR网络（电容C₁和电阻R₁）和一个并联RC网络（电阻R₂和电容C₂）。电容C₁和电阻R₁构成一个微分电路，电容C₂和电阻R₂构成一个积分电路。运算放大器A将这两个电阻网路与成形电路前面的电路和后接电路隔离开。当微分电路和积分电路的电阻电容乘积相等时，即R₁C₁=R₂C₂=τ时，成形电路输出波形的成形时间约为τ。这样，同时调节两个电阻的阻值就可以改变成形时间。

该成形电路结构简单，但存在以下缺点：

1、高阻值电阻（R₁和R₂）若在芯片内实现，占用面积较大。整个成形电路必须采用能够支持高阻电阻的工艺进行制造。尤其是在需要实现大成形时间应用场合下，高阻值电阻消耗面积极大。

2、成形时间不能连续调节。调节步进受控制寄存器位数限制。

参照图4。文献2“A readout ASIC for SPECT,Nuclear Science,IEEE Transactions on,Vol.52,No.3,June2005,pp.764-771.”公开了一种CR-RC成形电路，该成形电路中高阻值电阻由工作在线性区的MOS晶体管M_adj实现。这样可以实现小面积成形电路，并且通过调节其栅极电压即可连续改变成形时间。然而MOS晶体管M_adj的电阻阻值受MOS晶体管M_adj的源极电压和漏极电压影响。因此，当输入电荷量在较大范围变化时，输出波形幅度变化较大，其成形时间发生漂移。由此导致成形电路的线性度较差。另外，该电路只调节积分电路的RC乘积而微分电路的RC乘积不变，从而使得成形电路的增益随成形时间变化。

发明内容

为了克服现有成形电路线性度差的不足，本发明提供一种小面积高线性度成形电路。该电路包括电容C₁、电容C₂、运算放大器A、一个NMOS晶体管M_dif和n个NMOS晶体管M₁～M_n。电容C₁和NMOS晶体管M_dif组成串联RC网络，电容C₂和n个NMOS晶体管M₁～M_n组成并联RC网络。由于该电路的高阻值电阻由NMOS晶体管实现，大大减小了芯片面积。由多个NMOS晶体管串联实现一个较大阻值电阻，降低了晶体管源极和漏极电压对整体阻值的影响，提高了线性度。调节成形时间时，同时调节微分时间和积分时间，保证成形电路增益不变。