[发明专利]缩减布局区域的闪速存储器装置

说明书

技术领域

本发明致力于半导体存储器装置，并且更具体地说，致力于缩减布局区域的闪速存储器装置。

背景技术

随着移动系统和各种应用系统的发展，对作为非易失性存储器的闪速存储器装置的需求日益增长。闪速存储器装置是即使没有向它们提供电力也能够存储数据的装置。

闪速存储器装置的结构包括：数据传输块，其通过各条公共比特线向页面缓冲器块提供经由单个对的比特线从存储器阵列提取的数据。该数据传输块包括：电源连接部，该电源连接部被控制成使得各对比特线连接至电源电压；和选择连接部，该选择连接部被控制成使得各对比特线选择性地连接至各条公共比特线。

近年来，随着包括闪速存储器装置的半导体存储器装置的集成度增加，通过应用双重构图技术(DPT)缩减了图案的尺寸(节距)和间隔(空间)。在该闪速存储器装置中，根据DPT，成对比特线的布线以同一节距从存储器阵列延展至页面缓冲器的前级处的电源连接部和选择连接部。在这种情况下，在布局闪速存储器装置的数据传输块时，限制了沿水平方向的宽度，而增加了沿垂直方向的布局长度。

发明内容

根据本发明的系统和方法的示例性实施方式致力于提供这样的闪速存储器装置，即，其通过在布局闪速存储器装置的数据传输块时缩减沿垂直方向的布局长度来缩减布局区域。

在一个实施方式中，提供了一种闪速存储器装置，该闪速存储器装置具有：存储器阵列、多对比特线、多条公共比特线以及数据传输块。各对比特线连接至所述存储器阵列，布线至第一导电层并且包括偶数比特线和奇数比特线。所述多条公共比特线被设置成对应于所述多对比特线。所述数据传输块经由所述多对比特线向与所述多对比特线相对应的所述公共比特线提供从所述存储器阵列提取的数据。

在一个实施方式中，所述数据传输块包括：多个电源连接部，所述多个电源连接部被设置成对应于所述多对比特线。各个电源连接部包括：偶数功率晶体管和奇数功率晶体管，该偶数功率晶体管被控制成使得各条偶数比特线连接至电源电压，该奇数功率晶体管被控制成使得各条奇数比特线连接至所述电源电压。所述数据传输块还包括多个选择连接部，所述多个选择连接部对应于所述多对比特线。各个选择连接部包括：偶数选择晶体管和奇数选择晶体管，该偶数选择晶体管被控制成使得各条偶数比特线连接至所述多条公共比特线中的一条公共比特线，该奇数选择晶体管被控制成使得各条奇数比特线连接至所述多条公共比特线中的一条公共比特线。所述多个电源连接部的所述偶数功率晶体管和所述奇数功率晶体管对应于所述多对比特线当中的至少两对比特线，并且所述多个选择连接部的所述偶数选择晶体管和所述奇数选择晶体管形成在一个公共有源区中。

在一个实施方式中，与所述多对比特线相对应的所述多个电源连接部和所述多个选择连接部一起设置在一个公共有源区中。因此，缩减了沿垂直方向的布局长度，并且大致缩减了整体布局区域。

附图说明

通过参照附图对本发明的详细示例性实施方式进行描述，本领域普通技术人员将更加清楚本发明的上述和其它目的、特征以及优点，其中：

图1是例示根据本发明的示例性实施方式的闪速存储器装置的图；

图2是例示与图1的闪速存储器装置中的任何一对比特线相对应的电源连接部和选择连接部的等效电路的实施方式的图；

图3是例示图1的公共有源区ARCAT的一部分的局部扩大图；

图4是例示图1的电源有源区ARPAT中的一个的细节的图；以及

图5是例示图1的选择有源区ARSAT中的一个的细节的图。

具体实施方式

下面，参照附图，对本发明的示例性实施方式进行详细描述。虽然本发明结合其示例性实施方式进行示出并描述，但本领域技术人员应当清楚，在不脱离本发明的精神和范围的情况下，可以进行各种修改。

最初参照图1，例示了根据本发明的闪速存储器装置100的示例性实施方式。该闪速存储器装置包括：多组构成部件102。构成部件的数据和信号或者与该数据和信号的布线相关联的构成部件用变形的折缝线104例示。该闪速存储器装置包括用于实现这些构成部件的布局区域106。