[发明专利]用于宽带宽谐振全局时钟分配的方法和系统

说明书

技术领域

本申请一般地涉及改进的数据处理装置和方法，更具体地说，涉及用于宽带宽谐振全局时钟分配的机制。

背景技术

在同步数字系统中，时钟信号用于定义该系统中的数据移动的时间参考。时钟分配网络将来自公共点的时钟信号分配给需要该信号的所有元件。因为这种功能对于同步系统的工作而言至关重要，所以更多地关注时钟信号及其分配中使用的电网络的特征。时钟信号通常被视为简单的控制信号；但是，这些信号具有某些非常特殊的特征和属性。

时钟信号通常使用最大扇出（fanout）加载，并且在整个同步系统中以任何信号（控制或数据信号）的最高速度工作。因为时钟信号为数据信号提供时间参考，所以时钟波形必须特别干净和尖锐。此外，这些时钟信号尤其受技术扩展的影响，因为当线路尺寸减小时，长的全局互连线路变得电阻明显增加。这种增加的线路电阻是时钟分配对同步性能的重要性增加的一个主要原因。最后，对时钟信号到达时间的任何差异和不确定性的控制可以严重限制整个系统的最大性能，并且产生灾难性的竞争条件，其中不正确的数据信号可能锁存在寄存器中。

时钟分配网络通常在芯片消耗的电力中占很大一部分。谐振时钟分配可以节省多达50%的全局时钟电力。现代处理器工作的频率范围宽于谐振电路的带宽。此外，谐振和非谐振时钟模式之间的快速切换将导致不可接受的时钟波形更改。谐振定时获得显著的电感；但是，典型的平面、螺旋电感器导致对电源网格的更多中断和更高级路由。谐振或其它多模式定时更改扇区缓冲器的所需驱动强度，从而导致转换速率（slew rate）的更改、驱动器延迟的更改，以及在从一种模式转到另一种模式（尤其是转到谐振时钟模式）期间导致较短循环。

网格的不同扇区以不同方式加载，因此单一缓冲器大小并非最优。在最后一刻调整时钟网格调谐，并且扇区负载会变化，从而需要缓冲器调整，这通常在前段制程（FEOL）（其包括为形成晶体管（金属层下面的任何事物）而采取的步骤）之后。

发明内容

在一个示例性实施例中，提供一种在数据处理系统中的用于宽带宽谐振时钟分配的方法。所述方法包括基于集成电路的时钟信号的频率而标识所述集成电路的谐振模式。所述集成电路包括多个组件，时钟网格被配置为将所述时钟信号分配给所述多个组件，并且可调扇区缓冲器被配置为接收所述时钟信号并将输出提供给所述时钟网格。所述方法还包括配置所述可调扇区缓冲器以便设置所述时钟信号的延迟和转换速率。所述方法还包括配置至少一个可调电阻开关以便动态地将至少一个电感器切换入或切换出所述时钟分配以实现所标识的谐振模式。

在另一个示例性实施例中，一种宽带宽谐振时钟分配包括：时钟网格，其被配置为将时钟信号分配给集成电路的多个组件；以及可调扇区缓冲器，其被配置为接收所述时钟信号并将输出提供给所述时钟网格。所述可调扇区缓冲器被配置为基于所标识的谐振或非谐振模式而设置所述时钟信号的延迟和转换速率。

在另一个示例性实施例中，一种宽带宽谐振时钟分配包括：时钟网格，其被配置为将时钟信号分配给集成电路的多个组件；以及多个可调扇区缓冲器级。每个可调扇区缓冲器级被配置为接收所述时钟信号并将输出提供给所述时钟网格。每个可调扇区缓冲器级包括至少一个可选择的可调扇区缓冲器。每个可调扇区缓冲器被配置为基于所标识的谐振或非谐振模式而设置所述时钟信号的延迟和转换速率。

在其它示例性实施例中，提供一种计算机程序产品，其包括具有计算机可读程序的计算机可用或可读介质。所述计算机可读程序在计算设备上执行时，导致所述计算设备执行上面针对所述方法示例性实施例描述的多个操作或操作组合。

在另一个示例性实施例中，提供一种系统/装置。所述系统/装置可以包括一个或多个处理器以及耦合到所述一个或多个处理器的存储器。所述存储器可以包括指令，所述指令在由所述一个或多个处理器执行时，导致所述一个或多个处理器执行上面针对所述方法示例性实施例描述的多个操作或操作组合。

在本发明的实例实施例的以下详细描述中描述了本发明的这些和其它特性和优点，或者鉴于本发明的实例实施例的以下详细描述，本发明的这些和其它特性和优点将对于所属技术领域的普通技术人员而言变得显而易见。

附图说明

当结合附图阅读时，通过参考以下对示例性实施例的详细描述，可以最佳地理解发明本身及其优选使用模式、进一步的目标和优点，这些附图是：

图1示出根据一个示例性实施例的多模式谐振时钟分配；

图2示出根据一个示例性实施例的谐振时钟的调谐；

图3示出双电感器实施例的电力节省；