[发明专利]用于宽带宽谐振全局时钟分配的方法和系统

权利要求书

1.一种宽带宽谐振时钟分配，包括：

时钟网格，其被配置为将时钟信号分配给集成电路的多个组件；以及

可调扇区缓冲器，其被配置为接收所述时钟信号并将输出提供给所述时钟网格，其中所述可调扇区缓冲器被配置为基于所标识的谐振或非谐振模式而设置所述时钟信号的延迟和转换速率。

2.根据权利要求1的时钟分配，其中基于所述时钟信号的频率而确定所标识的谐振或非谐振模式。

3.根据权利要求1的时钟分配，其中所述可调扇区缓冲器接收使能信号和所述时钟信号，其中所述可调扇区缓冲器包括“或非”门，所述“或非”门接收所述时钟信号和反相后的使能信号并将输出提供给第一反相器，其中所述可调扇区缓冲器还包括“与非”门，所述“与非”门接收所述时钟信号和所述使能信号并将输出提供给第二反相器，其中所述可调扇区缓冲器还包括串联的第一晶体管和第二晶体管，其中所述第一晶体管的栅极节点连接到所述第一反相器的输出端，所述第一晶体管的源极节点连接到第一参考电压，其中所述第二晶体管的栅极节点连接到所述第二反相器的输出端，所述第二晶体管的漏极节点连接到第二参考电压，并且其中所述第一晶体管的漏极节点连接到所述第二晶体管的源极节点，其中所述第二晶体管的所述源极节点提供所述可调扇区缓冲器的输出。

4.根据权利要求3的时钟分配，其中配置所述可调扇区缓冲器包括：配置所述“或非”门以便具有第一β值、配置所述第一反相器以便具有第二β值、配置所述“与非”门以便具有第三β值，其中所述第一β值、所述第二β值、所述第三β值以及第四β值基于所标识的谐振或非谐振模式而控制转换速率和延迟。

5.根据权利要求4的时钟分配，其中配置所述可调扇区缓冲器包括配置所述“或非”门、所述第一反相器、所述“与非”门以及所述第二反相器，使得所述第一β值、所述第二β值、所述第三β值以及所述第四β值防止输出中的直通电流。

6.根据权利要求3的时钟分配，其中所述可调扇区缓冲器还包括多个“或非”门指、多个第一反相器指、多个“与非”门指以及多个第二反相器指。

7.根据权利要求6的时钟分配，其中配置所述可调扇区缓冲器包括：将所述多个“或非”门指中的一个或多个和所述多个“与非”门指中的一个或多个相连以获得较大增益或较大驱动器大小。

8.根据权利要求7的时钟分配，其中将所述多个“或非”门指中的一个或多个和所述多个“与非”门指中的一个或多个相连包括：将所述多个“或非”门指中的所述一个或多个和所述多个“与非”门指中的所述一个或多个并联。

9.根据权利要求8的时钟分配，其中将所述多个“或非”门指中的所述一个或多个和所述多个“与非”门指中的所述一个或多个并联包括：以线性阶梯将所述多个“或非”门指中的所述一个或多个和所述多个“与非”门指中的所述一个或多个相连。

10.根据权利要求8的时钟分配，其中将所述多个“或非”门指中的所述一个或多个和所述多个“与非”门指中的所述一个或多个并联包括：以几何阶梯将所述多个“或非”门指中的所述一个或多个和所述多个“与非”门指中的所述一个或多个相连，其中每个阶梯大小成比例地大于前一个阶梯大小。

11.根据权利要求7的时钟分配，其中将所述多个“或非”门指中的一个或多个和所述多个“与非”门指中的一个或多个相连包括：在所述集成电路的金属层中将所述多个“或非”门指中的所述一个或多个和所述多个“与非”门指中的所述一个或多个相连。

12.根据权利要求3的时钟分配，其中配置所述可调扇区缓冲器包括：将所述多个第一反相器指中的一个或多个和所述多个第二反相器指中的一个或多个相连以获得较小增益、较小驱动器、较低功率。

13.根据权利要求12的时钟分配，其中将所述多个第一反相器指中的一个或多个和所述多个第二反相器指中的一个或多个相连包括：将所述多个第一反相器指中的所述一个或多个和所述多个第二反相器指中的所述一个或多个并联。

14.根据权利要求13的时钟分配，其中将所述多个第一反相器指中的所述一个或多个和所述多个第二反相器指中的所述一个或多个并联包括：以线性阶梯将所述多个第一反相器指中的所述一个或多个和所述多个第二反相器指中的所述一个或多个相连。