[发明专利]用于优化STT-MRAM尺寸和写入误差率的装置和方法

说明书

描述了一种装置，其包括：第一选择线；第二选择线；位线；第一位单元，其包括电阻式存储器元件和晶体管，所述第一位单元耦合到所述第一选择线和所述位线；缓冲器，其具有耦合到所述第一选择线的输入端、以及耦合到所述第二选择线的输出端；以及第二位单元，其包括电阻式存储器元件和晶体管，所述第二位单元耦合到所述第二选择线和所述位线。描述了一种磁随机存取存储器(MRAM)，包括：多个行，每行包括多个位单元和多个缓冲器，每个位单元具有耦合到晶体管的MTJ器件，每个缓冲器用于为所述多个位单元中的一组位单元缓冲选择线信号；以及多条位线，每行在所述行的所述多个位单元之间共享单条位线。

背景技术

芯片上的具有非易失性的嵌入式MRAM(磁随机存取存储器)能够以超过高密度SRAM(静态随机存取存储器)的存储密度来实现能量和计算效率。但是，集成有高级CMOS(例如，14nm及更小的CMOS工艺技术节点)的领先STT-MRAM(自旋转移转矩磁随机存取存储器)在对位单元的编程(即写入操作)期间面临着高电压和高电流密度的问题。

例如，集成有高级CMOS工艺技术的STT-MRAM表现出了不充足的驱动电流，这是由在从逆平行态到平行态的写入操作期间MRAM器件的固有高电阻导致的。集成有高级CMOS工艺技术的STT-MRAM还由于驱动电流不充足而在基于MTJ的MRAM中表现出高写入误差率和/或低速切换(例如，超过20ns)。集成有高级CMOS工艺技术的STT-MRAM还由于在写入驱动电路附近的位的过驱动而表现出可靠性问题。预计这些以及其它问题随着CMOS工艺缩放到更低的金属0(M0)间距而严重。

附图说明

通过下文给出的具体实施方式以及本公开内容的各实施例的附图，本公开内容的实施例将得到更加充分的理解，但是不应将所述具体实施方式和附图看作使本公开内容限制于具体的实施例，它们只是用于解释和理解。

图1A-B图示了MRAM(磁随机存取存储器)阵列的行，这些行在较靠近驱动端的位单元上产生高应力，而对于离驱动端较远的位单元而言则产生高写入误差率。

图2图示了根据本公开内容的一个实施例的在选择线(SL)信号路径上具有嵌入式中继器的MRAM阵列的行。

图3A图示了一曲线图，其示出了根据本公开内容的一个实施例的具有图1A-B的常规方案的MTJ(磁隧道结)器件的驱动电压和电流。

图3B图示了一曲线图，其示出了根据本公开内容的一个实施例的在图2的方案中采用的MTJ器件的驱动电压和电流。

图4图示了根据本公开内容的一个实施例的在SL信号路径上具有中继器的MRAM阵列的两个行的一部分的布局。

图5图示了根据本公开内容的一个实施例的在SL信号路径上具有两个中继器的MRAM阵列的两个行的一部分的布局。

图6图示了根据本公开内容的一个实施例的用于形成具有嵌入式中继器的MRAM阵列的方法的流程图。

图7是具有根据本公开内容的一个实施例的MRAM阵列的智能设备或计算机系统或SoC(片上系统)，其中MRAM阵列具有在SL信号路径上的嵌入式中继器。

具体实施方式

图1A-B图示了MRAM阵列的行，这些行在较靠近驱动端的位上产生高应力，而对于离驱动端较远的位而言则产生高写入误差率。图1A图示了MRAM阵列的行100，行100具有写入驱动器，以驱动多个基于MTJ的位单元(即，Cell[0]到Cell[N])的位线(BL)信号路径，其中，N是大于1的整数。每个位单元包括MTJ器件，所述器件的自由铁磁层耦合到BL，固定铁磁层耦合到晶体管，例如，n型晶体管(又称为选择晶体管)，所述晶体管的栅极端子耦合到字线(WL)。