[发明专利]CMOS可兼容的多晶硅化物熔丝结构及其制造方法

说明书

描述了CMOS可兼容的多晶硅化物熔丝结构和制造CMOS可兼容的多晶硅化物熔丝结构的方法。在示例中，半导体结构包括衬底。多晶硅化物熔丝结构设置在衬底之上并且包括硅和金属。金属氧化物半导体(MOS)晶体管结构设置在衬底之上并且包括金属栅电极。

技术领域

本发明的实施例是半导体器件和加工的领域，并且更具体地，是CMOS 可兼容的多晶硅化物熔丝结构和制造CMOS可兼容的多晶硅化物熔丝结构的方法的领域。

背景技术

对于过去的几十年，集成电路中的特征的缩放已成为在不断增长的半导体产业背后的一个推动力。对越来越小的特征的缩放允许在半导体芯片的有限的有效面积(realestate)上增加的功能单元密度。例如，缩小的晶体管尺寸允许将更多数量的存储器或逻辑器件纳入到芯片上，由此赋予产品的制造增加的容量。然而，对不断增加的容量的推动也不是一点问题也没有的。优化每个器件性能的必要性变得越来越显著。

在集成电路器件的制造中，高k和金属栅极加工已被引入到线的前端 (FEOL)加工方案中以实现进一步缩放。此外，随着器件尺寸持续缩小，多栅极晶体管(诸如，三栅极晶体管)已变得更加普遍。在传统工艺中，通常在体硅衬底或绝缘体上硅衬底上制造三栅极晶体管。在一些情况下，由于其成本低并且由于它们实现较不复杂的三栅极制造工艺，因此体硅衬底是优选的。在其他实例中，由于三栅极晶体管的改善的短沟道行为，因此绝缘体上硅衬底是优选的。

然而，缩放多栅极晶体管并非没有后果。随着微电子电路的这些基本构建块的尺寸减小和随着在给定的区域制造的基本构建块的绝对数量增加，例如，对于基于片上系统(SoC)的架构,对有源器件中包括无源特征的限制也增加。

附图说明

图1A示出了根据本发明的实施例的具有金属栅极和高k材料堆叠的 MOS-FET晶体管的截面图。

图1B示出了根据本发明的实施例的CMOS可兼容的多晶硅化物熔丝结构的截面图。

图2A-2I示出了根据本发明的实施例的表示在制造多晶硅化物熔丝结构的方法中的各个操作的截面图。

图3A示出了根据本发明的实施例的非平面半导体器件架构的多晶硅化物熔丝结构的俯视图和截面图。

图3B示出了根据本发明的另一实施例的非平面半导体器件架构的多晶硅化物熔丝结构的截面图。

图4A-4K示出了根据本发明的实施例的表示在制造非平面半导体器件架构的多晶硅化物熔丝结构的方法中的各个操作的截面图。

图5A-5K示出了根据本发明的实施例的表示在制造非平面半导体器件架构的多晶硅化物熔丝结构的另一方法中的各个操作的截面图。

图6A-6L示出了根据本发明的实施例的表示在制造非平面半导体器件架构的多晶硅化物熔丝结构的另一方法中的各个操作的截面图。

图7示出了根据本发明的一个实现的计算设备。

具体实施方式

描述了CMOS可兼容的多晶硅化物熔丝结构和制造CMOS可兼容的多晶硅化物熔丝结构的方法。在以下的描述中，阐述了很多具体细节，诸如具体集成和材料体系，以提供对本发明实施例的透彻理解。将对本领域技术人员明显的是，没有这些具体细节也可实践本发明的实施例。在其它实例中，公知的特征(例如集成电路设计布局)不被详细描述以免不必要地遮蔽本发明的实施例。此外，要理解，附图中示出的各实施例是说明性表示并且不一定按比例绘出。

本文中所描述的一个或多个实施例涉及用于高K金属栅极技术的多晶硅化物熔丝结构和制造方法。实施例可包括互补金属氧化物半导体(CMOS) 器件、高K栅极电介质和/或金属栅加工方案、一次性可编程(OTP)熔丝、多晶硅化物(polycide)熔丝结构和工艺技术、和可编程熔丝中的一个或多个。