[发明专利]传感器和光刻设备有效

专利信息
申请号: 201380060745.0 申请日: 2013-10-09
公开(公告)号: CN104797981A 公开(公告)日: 2015-07-22
发明(设计)人: S·尼蒂亚诺维;H·科克;M·威伦斯 申请(专利权)人: ASML荷兰有限公司
主分类号: G03F7/20 分类号: G03F7/20;H01L27/146;H01L27/148
代理公司: 北京市金杜律师事务所 11256 代理人: 王茂华;吕世磊
地址: 荷兰维*** 国省代码: 荷兰;NL
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摘要:
搜索关键词: 传感器 光刻 设备
【说明书】:

相关申请的交叉引用

本申请要求2012年10月31日提交的美国临时申请61/720,700的权益,并且将其通过整体引用并入本文。

技术领域

发明涉及传感器和光刻设备。

背景技术

光刻设备是将期望的图案应用到衬底上(通常到衬底的目标部分上)的机器。例如,可以在集成电路(IC)的制造中使用光刻设备。在这种情况下,可以使用图案形成装置(备选地称为掩模或者掩模版)来产生将在IC的单独层上形成的电路图案。该图案可以被转移到衬底(例如,硅晶片)上的目标部分(例如,包括裸片的一部分、一个或者几个裸片)上。图案的转移通常经由成像到设置在衬底上的辐射敏感材料层(抗蚀剂)上。一般而言,单个衬底将包含被连续图案化的相邻目标部分的网络。

光刻被广泛认为是IC和其他器件和/或结构的制造中的关键步骤之一。然而,随着使用光刻制作的特征的尺寸变得越来越小,光刻正在成为对于使微型IC或者其他器件和/或结构能够被制造的更加关键的因素。

常规的光刻设备使用具有193nm的波长的辐射。这是深紫外(DUV)辐射的示例。为了缩短曝光波长并且因此降低最小印刷尺寸,已经提出使用极紫外(EUV)辐射源,EUV辐射是具有在5-20nm的范围内(例如,在13-14nm的范围内)的波长的电磁辐射。已经进一步地提出可以使用具有小于10nm的波长的EUV辐射,例如在5-10nm的范围内,诸如6.7nm或者6.8nm。这样的辐射被称为极紫外辐射或者软x射线辐射。可能的源包括例如激光产生等离子体源、放电等离子体源或者基于由电子存储环提供的同步辐射的源。

各种类型的辐射传感器可以用作量测工具。例如,它们可以被用于表征诸如光刻设备之类的处理工具中的光学元件,提供关于图像质量的信息。这样的传感器的示例是CMOS型、正照式、干涉仪传感器,干涉仪传感器通常使用转换材料(即,闪烁体)将(D)UV或者EUV光子转换为具有更长波长的光子,并且然后检测更长波长的光子。然而,这样的基于转换材料的传感器可能遭受低分辨率和/或低信噪比,它们是慢的并且可能是模糊的,或者可以遭受其他缺点。

现有技术中基于直接辐射检测(在不使用转换材料的情况下)提出了其他传感器。直接辐射检测传感器的一个示例被描述在US2004/0021061A1中,其涉及具有p上n(n-on-p)结光电二极管的电荷耦合(CCD)背照式传感器。包括硼的备选的保护层被提出代替标准SiO2钝化层以避免传感器表面的氧化或者污染。然而,即使几nm厚的保护层也可以足以提供对辐射的吸收,因此可以以降低的灵敏度为代价实现改进的传感器稳定性。

直接辐射检测传感器的另一变体被描述在US 5376810中,其中背照式CCD使用低温(≤450℃)、德尔塔(delta)掺杂分子束外延(MBE)工艺在硅中生长几个原子层的陡峭的掺杂物分布。然而,这样的传感器似乎仅限于UV谱。

另一直接辐射检测传感器被描述在EP2009705中,其中n上p(p-on-n)结通过使用诸如化学气相沉积(CVD)之类的高温沉积工艺将p掺杂物(硼)材料沉积在n型掺杂半导体顶上而形成的。这样的正照式传感器提供对EUV和(D)UV辐射的高灵敏度和良好的表面电荷收集效率,这也展示在Lei Shi的题为“Performance Analysis of Si-Based Ultra-Shallow Junction Photodiodes for UV Radiation Detection”的PhD论文(2013年4月)的第四章中。虽然这样的高温硼沉积技术可以适合用于制造具有简单构造的成像传感器,诸如透射成像传感器,但是已经发现其不适合用于制造基于CMOS或者CCD的辐射传感器,因为诸如内部电路、布线或者多晶硅栅极之类的传感器的部件被损坏。

发明内容

期望提供一种辐射传感器,其克服上述缺点中的一个或者多个缺点或者与现有技术传感器相关联的一些其他缺点。

根据本发明的一个方面,提供了一种背照式传感器,包括支撑衬底、半导体层和p型掺杂保护材料层,半导体层包括光电二极管,光电二极管包括p型掺杂半导体区域和设置在半导体层的第一表面处的n型掺杂半导体区域,其中耗尽区域被形成在n型掺杂半导体区域和p型掺杂半导体区域之间,并且p型掺杂保护材料层设置在半导体层的第二表面上,其中半导体层的第一表面被固定到支撑衬底的表面。

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