[发明专利]用于SHA256算法的消息调度的指令处理器

权利要求书

1.一种处理器，包括：

第一执行单元，所述第一执行单元用于执行用于处理安全散列算法256消息调度操作的第一部分的经解码的第一指令，所述第一指令具有：第一操作数，所述第一操作数与用于存储第一组消息输入的第一存储位置相关联；以及第二操作数，所述第二操作数与用于存储第二组消息输入的第二存储位置相关联，并且所述第一执行单元用于基于所述第一组消息输入和所述第二组消息输入来执行所述第一指令以生成中间结果；以及

第二执行单元，所述第二执行单元用于执行用于处理所述安全散列算法256消息调度操作的第二部分的经解码的第二指令，所述第二指令具有：第三操作数，所述第三操作数与用于存储所述中间结果和第三组消息输入的第三存储位置相关联；以及第四操作数，所述第四操作数与用于存储第四组消息输入的第四存储位置相关联，并且所述第二执行单元用于基于所述中间结果和所述第三组消息输入以及所述第四组消息输入来执行所述第二指令以生成用于安全散列算法256轮操作的下一个迭代的消息输入。

2.如权利要求1所述的处理器，其特征在于，所述第一、第二、第三和第四操作数是指各自具有至少128位的存储位置。

3.如权利要求1所述的处理器，其特征在于，所述中间结果存储在与所述第一操作数相关联的所述第一存储位置中。

4.如权利要求1所述的处理器，其特征在于，所述用于安全散列算法256轮操作的下一个迭代的消息输入要被存储在与所述第三操作数相关联的第三存储位置中。

5.如权利要求1所述的处理器，其特征在于，对于所述安全散列算法256消息调度操作的当前迭代i，所述第一存储位置用于存储消息输入w(i-13)、w(i-14)、w(i-15)和w(i-16)，并且所述第二存储位置用于存储消息输入w(i-9)、w(i-10)、w(i-11)和w(i-12)。

6.如权利要求1所述的处理器，其特征在于，对于所述安全散列算法256消息调度操作的当前迭代i，所述中间结果用于代表w(i-13)+s0(w(i-12))、w(i-14)+s0(w(i-13))、w(i-15)+s0(w(i-14))和w(i-16)+s0(w(i-15))。

7.如权利要求1所述的处理器，其特征在于，对于所述安全散列算法256消息调度操作的当前迭代i，与所述第三操作数相关联的存储位置用于存储所述中间结果和消息输入w(i-5)、w(i-6)和w(i-7)的组合。

8.如权利要求1所述的处理器，其特征在于，对于所述安全散列算法256消息调度操作的当前迭代i，用于下一个迭代的消息输入用于代表w(i+3)、w(i+2)、w(i+l)和w(i)。

9.一种由处理器执行的方法，所述方法包括：

由处理器的解码单元解码第一指令，所述第一指令用于处理安全散列算法256消息调度操作的第一部分，所述第一指令具有：第一操作数，所述第一操作数与用于存储第一组消息输入的第一存储位置相关联；以及第二操作数，所述第二操作数与用于存储第二组消息输入的第二存储位置相关联；

由第一执行单元基于所述第一组消息输入和所述第二组消息输入来执行所述第一指令，以生成中间结果；

由所述处理器的所述解码单元解码第二指令，所述第二指令用于处理所述安全散列算法256消息调度操作的第二部分，所述第二指令具有：第三操作数，所述第三操作数与用于存储所述中间结果和第三组消息输入的第三存储位置相关联；以及第四操作数，所述第四操作数与用于存储第四组消息输入的第四存储位置相关联；以及

由第二执行单元基于所述中间结果和所述第三组消息输入以及所述第四组消息输入来执行所述第二指令，以生成用于安全散列算法256轮操作的下一个迭代的消息输入。

10.如权利要求9所述的方法，其特征在于，所述第一、第二、第三和第四操作数是指各自具有至少128位的存储位置。