[发明专利]用于仿真多端口存储器的装置和方法

说明书

技术领域

本申请总体涉及存储器，并且更具体地涉及多端口存储器仿真。

背景技术

电子装置包括多种多样的处理器(诸如专用集成电路(ASIC)、数字信号处理器(DSP)和微处理器)，其使用例如存储器装置来存储和检索信息。超大规模集成(VLSI)电路(例如，数十亿数量级的晶体管)通常包括多个处理器，每个处理器存取和处理存储在由多个处理器共享的存储器装置中的信息。共享的存储器装置通常包括具有多个端口(例如，多端口存储器)的存储器单元(例如，位单元)，以使存储器装置(以及存储在其中的信息)能够被更快地存取。

然而，使用空间多路复用和/或时间多路复用实现多端口存储器通常要求更大量的布局空间、增加的功率、降低的带宽和/或其组合。空间多路复用多端口存储器，例如，使用多路复用器来设置，该多路复用器被设置成接收用于第一端口和第二端口的请求并且交替发送该请求到存储器。时间多路复用多端口存储器，例如，使用第一存储器和第二存储器以及多路复用器来设置，其中第一存储器和第二存储器被设置成分别接收用于第一存储器和第二存储器的请求，该多路复用器被设置成交替输出第一存储器和第二存储器的每个的输出。

空间多路复用方案通常涉及使用较大的位单元(例如，使用八个或更多个晶体管)。每个多端口位单元的(布局)面积通常随着位单元中的端口数量呈指数增长，这导致位单元中较大数量的端口要求指数地更大的空间。空间多路复用通常允许多端口存储器以接近于单端口存储器的频率的频率运行。因此，当提供相似的性能时，空间多路复用的存储器使用的面积经常是单端口存储器使用的面积的两倍，而且消耗的功率是单端口存储器的两倍。

时间多路复用方案包括使用单端口存储器，该单端口存储器耦合到仲裁和优先级排序逻辑电路来避免块(bank)竞争。用于单端口存储器的各个端口请求被赋予优先级并且在时间上顺序地发送到单端口存储器。各个端口请求的串行化得到较低的操作频率和较高的周期延迟，因为单端口存储器在时间上被顺序存取。使用时间多路复用的多端口存储器通常具有与单端口的布局面积的大小可比的布局面积。因此，时间多路复用的存储器经常使用与单端口存储器类似的面积量，并且消耗类似量的功率，但提供一半的性能。

用于实现多端口存储器的第三种方案提供针对单个位单元(诸如“8T”(八晶体管)位单元)使用第一输入端口和第二输入端口以及使用第一输出端口和第二输出端口。多输入和多输出存储器使用的面积经常是单端口存储器使用的面积的两倍、消耗的功率比单端口存储器多，但提供较低的性能。

发明内容

公开一种多端口存储器仿真器，其接收用于在一个操作时钟周期中并发地处理存储器命令的第一存储器命令和第二存储器命令。当第一存储器命令和第二存储器命令的命令类型均是读命令类型、写命令类型或均是不同命令类型时，并发地处理读和写命令这两者由两级架构支持。数据操作数存储在设置为行和存储器块的位单元的存储器阵列中。辅助存储器块提供用于物理地存储每行的附加字的位单元。第一存储器命令和第二存储器命令的每个的块地址部分被分别转换成第一物理块地址和第二物理块地址。响应于确定块地址部分相同，第二物理块地址被分配当前未使用的块的块地址，并且响应于确定块地址部分相同，与第一块地址关联的块被指派为当前未使用的块以用于随后接收到的存储器命令。

附图说明

图1示出根据本公开的实施方式的示例性计算装置；

图2是根据本公开的实施方式示出逻辑寻址的多端口存储器仿真器的逻辑图；

图3是根据本公开的实施方式示出逻辑寻址的多端口存储器仿真器的单端口存储器的物理块的逻辑图；

图4是根据本公开的实施方式示出逻辑寻址的仿真器单端口存储器阵列的查找表的逻辑图；

图5是根据本公开的实施方式示出用于对逻辑寻址的多端口存储器仿真器的两个端口进行并发存取的过程的流程图；

图6是根据本公开的实施方式示出在逻辑表的第一更新之后逻辑寻址的仿真器单端口存储器阵列的查找表的状态的逻辑图；

图7是根据本公开的实施方式示出在逻辑表的第二更新之后逻辑寻址的仿真器单端口存储器阵列的查找表的状态的逻辑图；

图8是根据本公开的实施方式示出逻辑寻址的多端口存储器仿真器的存取周期的时序图；

图9是根据本公开的实施方式示出用于同时处理来自相同块的并行读操作的多端口存储器仿真器的单端口存储器的物理块和编码数据块的逻辑图；

图10是根据本公开的实施方式示出图9的存储器操作的时序图；