[发明专利]存储电路

说明书

技术领域

本发明涉及存储电路，例如涉及具备双稳态电路和非易失性元件的存储电路。

背景技术

公知有以下存储装置：将在SRAM(Static Random Access Memory)的双稳态电路中存储的数据非易失性地保存于强磁性隧道结元件(MTJ)中，切断双稳态电路的电源。然后，接通双稳态电路的电源时，将数据从MTJ恢复到双稳态电路(例如专利文献1)。通过将该存储装置用于微处理器、大规模集成电路、微型控制器、FPGA(Field Programmable Gate Array)或者CMOS(Complementary Metal Oxide Semiconductor)逻辑电路等中，能够削减耗电量。

现有技术文献

专利文献

专利文献1：国际公开2009/028298号

发明内容

发明所要解决的课题

在专利文献1的存储电路中，由于能够将双稳态电路的数据非易失性地保存于MTJ中，因此能够切断双稳态电路的电源。由此，能够大幅抑制待机时的耗电。但是，在接通电源的期间，与普通的SRAM相比耗电量变大。

本发明正是鉴于上述课题而提出，其目的在于削减耗电量。

用于解决课题的手段

本发明的存储电路的特征在于，具备：双稳态电路，存储数据；非易失性元件，非易失性地保存存储在上述双稳态电路中的数据，并将非易失性地保存的数据恢复到上述双稳态电路中；和控制部，在上述双稳态电路与上述非易失性元件的数据一致的情况下，不将上述双稳态电路的数据保存于上述非易失性元件中，在上述双稳态电路与上述非易失性元件的数据不一致的情况下，将上述双稳态电路的数据保存于上述非易失性元件中。根据本发明，能够削减耗电量。

在上述结构中，能够设为上述非易失性元件通过改变电阻值来保存上述双稳态电路的数据的结构。

在上述结构中，能够设为以下结构：上述控制部判定上述双稳态电路与上述非易失性元件的数据是否一致，在判定为一致的情况下，不将上述双稳态电路的数据保存于上述非易失性元件中，在判定为不一致的情况下，将上述双稳态电路的数据保存于上述非易失性元件中。

在上述结构中，能够设为以下结构：上述非易失性元件的一端与上述双稳态电路内的节点连接，而另一端与控制线连接，上述控制部基于在上述双稳态电路中存储数据时的上述控制线的电压，判定上述双稳态电路与上述非易失性元件的数据是否一致。

在上述结构中，能够设为以下结构：上述双稳态电路包括相辅的第1节点以及第2节点，上述非易失性元件包括：一端与上述第1节点连接且另一端与上述控制线连接的第1非易失性元件；和一端与上述第2节点连接且另一端连接在与上述控制线之间的第2非易失性元件。

在上述结构中，能够设为以下结构：具备读出上述双稳态电路的数据的读出电路，上述控制部基于上述读出电路的输出和上述控制线的电压，判定上述双稳态电路与上述非易失性元件的数据是否一致。

在上述结构中，能够设为以下结构：上述双稳态电路包括相辅的第1节点以及第2节点，上述控制线包括第1控制线和第2控制线，上述非易失性元件包括：一端与上述第1节点连接且另一端与第1控制线连接的第1非易失性元件；和一端与上述第2节点连接且另一端连接在与第2控制线之间的第2非易失性元件，上述控制部基于上述读出电路的输出和上述第1控制线以及上述第2控制线的电压，判定上述第1非易失性元件与上述第2非易失性元件的数据是否矛盾。

在上述结构中，能够设为以下结构：上述控制部在接收到跳跃信号的情况下，不进行上述双稳态电路与上述非易失性元件的数据是否一致的判定。

本发明的存储电路的特征在于，具备：多个单元，每个单元具有存储数据的双稳态电路和多个非易失性元件，该非易失性元件非易失性地保存存储在上述双稳态电路中的数据，并将非易失性地保存的数据恢复到上述双稳态电路中；和控制部，上一次在上述双稳态电路中恢复数据之后，没有易失性地重写多个上述双稳态电路的数据的情况下，在多个上述单元中不将上述双稳态电路的数据保存于上述非易失性元件中，在重写了多个上述双稳态电路的至少一个的数据的情况下，在多个上述单元的至少一部分，将上述双稳态电路的数据保存于上述非易失性元件中。根据本发明，能够削减耗电量。